數(shù)字頻率計課程設(shè)計-wenkub.com
2025-06-24 09:01 本頁面
【正文】 鞏固了課堂上所學(xué)到的理論性的知識，對VHDL語言有了更深一層的理解，熟練地掌握了QuartusⅡ軟件的應(yīng)用，能在Quartus II軟件環(huán)境下生成可用的波形文件、文本文件、圖形文件等。在學(xué)習(xí)中的小問題在課堂上不可能犯，在動于的過程中卻很有可能犯。在整個課程設(shè)計完后，總的感覺是：有收獲。設(shè)計是我們將來必需的技能，這次實習(xí)恰恰給我們提供了一個應(yīng)用自己所學(xué)知識的機會，從到圖書館查找資料到對電路的設(shè)計對電路的調(diào)試試再到最后電路的成型，都對我所學(xué)的知識進行了檢驗。仿真結(jié)果如圖下圖所示：總結(jié)本頻率計滿足實驗要求，測量頻率范圍是1999999HZ，采用直接測頻法對被測信號進行測量，但也存在不足的地方，最好的設(shè)計方法是用測周法與直接測頻法相結(jié)合的方式，在頻率低于1000HZ采用測周法，高于1000HZ時采用直接測頻法，這樣的好處在于減小量化誤差。 u10:lpm_counter0 port map(clkqq, clkq=clk1, clk_div1=clk2)。 u6:t10 port map(c5,clr,tsten,qout(23 downto 20), carry_out)。 u2:t10 port map(c1,clr,tsten,qout(7 downto 4),c2)。 signal qout,rout: std_logic_vector(23 downto 0)。end ponent。 : out std_logic_vector(5 downto 0))。end ponent。測頻控制器ponent testpl 待調(diào)用的測頻控制信號發(fā)生器端口定義 port(clk:in std_logic。16位鎖存器ponent reg24b 待調(diào)用的32位鎖存器端口定義 port (load: in std_logic。十進制計數(shù)器ponent t10 待調(diào)用的有時鐘使能的十進制計數(shù)器端口定義 port(clk,clr,en: in std_logic。architecture art of lx isponent lpm_counter0 待調(diào)用的頻率生成器端口定義 port(clock: in std_logic 。 led: out std_logic_vector(7 downto 0)。仿真結(jié)果如下圖所示：將各個元器件依據(jù)設(shè)計相連：library ieee。 end case。 6 when 0111 = d_out=11111000。 2 when 0011 = d_out=10110000。 輸出8位信號 end ymq。library IEEE。end art。 when 000= dataout=datain(23 downto 20)。 when 100= dataout=datain(7 downto 4)。 when others =NULL。 when 010 = =001000。 end if。architecture art of led is signal clk: std_logic_vector(2 downto 0)。 數(shù)碼管掃描頻率 datain: in std_logic_vector(23 downto 0)。library ieee。 end process。event and load=39。輸出鎖存控制信號 din: in std_logic_vector(23 downto 0)。library ieee。end art。039。end process。 else cqi=0000。139。139。q:4位計數(shù)結(jié)果輸出 c10: out std_logic)。use 。仿真結(jié)果如下圖所示：有一時鐘使能輸入端en，用于鎖定計數(shù)值。 load=not div2clk。 當(dāng)div2clk與clk同時為零時計數(shù)器清零 else clr_t=39。and div2clk=39。 div2clk為2Hz end if 。begin process(clk) begin if clk39。計數(shù)器使能信號 clr_t:out std_logic。use 。編譯成功后生成元件圖如下：仿真時設(shè)置總時間為4s，對clock引腳輸入設(shè)置成時間信號，周期是25ns，則其頻率為40kHZ。 end process。 end if。 q1 = not q1。 begin if clock39。end lpm_counter0。use 。本設(shè)計中選取的基準(zhǔn)信號頻率為40khz，為了得到1s高電平的周期性閘門信號，本設(shè)計采用對頻率為40khz基準(zhǔn)信號進行分頻就能得到1HZ的基準(zhǔn)信號，這樣得到的門閘信號高電平為1秒鐘，處理后可以產(chǎn)生用于測頻所需的計數(shù)允許、鎖存數(shù)據(jù)和清零三個控制信號。然后由外部數(shù)碼管控制器led控制的8段譯碼器ymq譯出，并穩(wěn)定顯示。這就要求測頻控制信號發(fā)生器testpl的計數(shù)使能信號tsten能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器t10的使能端en進行同步控制。隨著現(xiàn)場可編程門陣列FPGA的廣泛應(yīng)用，以EDA工具作為開發(fā)手段，運用VHDL等硬件描述語言語言，將使整個系統(tǒng)大大簡化，提高了系統(tǒng)的整體性能和可靠性。測量頻率的方法有多種,其中電子計數(shù)器測量頻率具有精度高、使用方便、測量迅速，以及便于實現(xiàn)測量過程自動化等優(yōu)點，是頻率測量的重要手段之一。閘門時間越長，得到的頻率值就越準(zhǔn)確，但閘門時間越長，則每測量一次頻率的間隔就越長。EDA的一個重要特征就是使用硬件描述語言（HDL）來完成的設(shè)計文件，VHDL語言是經(jīng)IEEE確認(rèn)的標(biāo)準(zhǔn)硬件語言，在電子設(shè)計領(lǐng)域受到了廣泛的接受。其設(shè)計的靈活性使得EDA技術(shù)得以快速發(fā)展和廣泛應(yīng)用。第1章 頻率計的設(shè)計背景及原理 設(shè)計背景隨著數(shù)字電子技術(shù)的發(fā)展，頻率測量成為一項越來越普遍的工作，因此測頻計常受到人們的青睞。06/30—07/05 進行可行性分析，進行程序設(shè)計及仿真，對有錯或不佳的地方加以改正。根據(jù)數(shù)字頻率計的基本原理，本設(shè)計方案分三個模塊來實現(xiàn)其功能，即整個數(shù)字頻率計系統(tǒng)分為時基產(chǎn)生與測頻時序控制電路模塊、待測信號脈沖計數(shù)電路模塊、鎖存與譯碼顯示控制電路模塊等幾個單元，并且分別用VHDL硬件描述語言對其進行編程，實現(xiàn)了控制電路、計數(shù)電路、鎖存與譯碼顯示電路。s he various physical quantity carry on the physic
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