【文章內(nèi)容簡介】 號的計數(shù)值為 Nx，對標準信號的計數(shù)值為從，則下式成立 : 則計數(shù)結束后由 CNT1 和 CNT2 輸出的計數(shù)值，根據(jù)上式的等精度測量公式即可計算出被測信號的頻率。 由上述可見，等精度測頻法具有以下三個特點 :(I)相對測量誤 差與被測頻率的高低無關 。(2)增大 Tpr 或 fs可以增大 Ns，減少測量誤差，提高測量精度 。(3)鍘量精度與預置門寬度和標準頻率有關，與被測信號的頻率無關，在預置門和常規(guī)側頻閘門時間相同而被側信號頻率同的情 況下 ，等精度測量法的測量精度不變。保證了測量的精度。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 5 (1) 對于頻率測試功能，測頻范圍為 Hz～ 50 MHz；對于測頻精度，測頻全域相對誤差恒為百萬分之一。 (2) 對于周期測試功能，信號測試范圍與精度要求與測頻功能相同。 (3) 對于脈寬測試功能，測試范圍為 μs～ 1 s，測試精度為 μs。 (4) 對于占空比測試功能，測試精度為 1%～ 99%。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 6 第三 章 硬件電路設計 等精度數(shù)字頻率計涉及到的計算包括加、減、乘、除，耗用的資源比較大，用一般中小規(guī)模 CPLD/FPGA 芯片難以實現(xiàn)。因此，我們選擇單片機和CPLD/FPGA 的結合來實現(xiàn)。電路系統(tǒng)原理框圖如圖 21 所示，其中單片機完成整個測量電路的測試控制、數(shù)據(jù)處理和顯示輸出 。CPLD/FPGA完成各種測試功能 :鍵盤控制命令通過一片 74LS165 并入 串出移位寄存器讀入單片機，實現(xiàn)測頻、測脈寬及測占空比等功能，單片機從 CPLD/FPGA 讀回計數(shù)數(shù)據(jù)并進行運算，向顯示電路輸出測量結果 :顯示器電路采用七段 LED動態(tài)顯示，由 8個芯片 74LS164分別驅動數(shù)碼管 。 電 源 部 分鍵 盤 輸 入單片機被 測 信 號整 形 電 路顯 示 電 路5 0 M H Z標 準 頻 率時 鐘 電 路CPLD芯片自 校 輸 入 圖 31 系統(tǒng)頂層框圖 系統(tǒng)的基本工作方式如下 : （ 1） P0 口是單片機與 CPLD 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實現(xiàn)各測試功能的轉換 。P2 口為雙向控制口。 P3 口為 LED 的串行顯示控制口。系統(tǒng)設置 5 個功能鍵 :占空比、脈寬、周期、頻率和 復位。 （ 2） 顯示電路由 8 個數(shù)碼管組成 :7 個 LED 數(shù)碼管組成測量數(shù)據(jù)顯示器，另一個獨立的數(shù)碼管用于狀態(tài)顯示。 （ 3） 測頻標準頻率 50MHz 信號由晶體振蕩源電路提供。待測信號經(jīng)放大整形后輸入 CPLD/FPGA 的 TCLK。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 7 CPLD的結構與功能介紹 可編程邏輯器件是 20世紀 70 年代發(fā)展起來的一種新型邏輯器件，它是大規(guī)模集成電路技術的飛速發(fā)展與計算機輔助設計、計算機輔助生產(chǎn)和計算機輔助測試相結合的一種產(chǎn)物，是現(xiàn)代數(shù)字電子系統(tǒng)向超高集成度、超低功耗、超小封裝和專用 化方向發(fā)展的重要基礎。它的應用和發(fā)展不僅簡化了電路設計，降低了成本，提高了系統(tǒng)的可靠性和保密性，而且給數(shù)字系統(tǒng)的設計方法帶來了革命性的變化。 該測頻系統(tǒng)選用的 CPLD 器件是 ALTERA 公司所生產(chǎn)的 MAX 7000 系列中的EPM7128SLC8415。它是在 ALTERA 公司的第二代 MAX 結構基礎上，采用先進的氧化物半導體 EEPROM 技術制造的?？扇菁{各種各樣、獨立的組合邏輯和時序邏輯函數(shù)?？梢钥焖俣行У闹匦戮幊?，并保證可編程擦除 100 次。 EPM7128SLC8415包含 128 個宏單元，每 16 個宏 單元組成一個邏輯陣列塊，同時，每個宏單元有一個可編程的“與”陣和固定的“或”陣，以及一個具有獨立可編程時鐘、時鐘使能、清除和置位功能的可配置觸發(fā)器。 EPM7128SLC8415 的 結構 框圖 中邏 輯陣 列 塊 (LAB) 由 16 個宏 單 元(Macrocells)陣列組成，多個邏輯陣列塊通過可編程互連陣列 (PTA)互相連按 。宏單元 (Macrocells)由邏輯陣列、乘積項選擇陣列和可編程寄存器等 3個功能模塊組成 :可編程互連陣列 (PTA)是一種可編程全局總線，連接著器件中的任何曰信號起源和信號目的地，使信號可以通過 整個器件，且 PTA 消除了信號之間的時間偏移，有固定的延時，使時間性能容易預測 。I/0控制塊 (I/0 Control Block)允許每一個 1/0 管腳可以被單獨的配置為輸入、輸出、雙向管腳，且所有工 /0 引腳都有一個三態(tài)緩沖器。 等精度數(shù)字頻率計 項目設計方案 等精度數(shù)字頻率計的 設計 等精度數(shù)字頻率計涉及到的計算包括加、減、乘、除，耗用的資源比 較大，用一般中小規(guī)模 CPLD/FPGA 芯片難以實現(xiàn)。因此，我們選擇單片機和CPLD/FPGA 的結合來實現(xiàn)。電路系統(tǒng)原理框圖如圖 33 所示，其中單片機完成整個測量電路的測試控制、數(shù)據(jù)處理和顯示輸出； CPLD/FPGA 完成各種測試功能；鍵盤信號由 AT89C51 單片機進行處理，它從 CPLD/FPGA 讀回計數(shù)數(shù)據(jù)并東華理工大學畢業(yè)設計（論文） 硬件電路設計 8 進行運算，向顯示電路輸出測量結果；顯示器電路采用七段 LED 動態(tài)顯示，由8 個芯片 74LS164 分別驅動數(shù)碼管。 等精度頻率計測試模塊 LIBRARY IEEE。 USE 。 USE 。 ENTITY DJDPLJ IS PORT(CHEKF, FINPUT, CHOICE: IN STD_LOGIC。 START, CLRTRIG, FSTD, TF: IN STD_LOGIC。 SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 EEND: OUT STD_LOGIC。 CPBZ ENDD: OUT STD_LOGIC)。 END ENTITY DJDPLJ。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS 自校 /測試頻率選擇模塊 例化 PORT(CHKF, FIN, CHOIS: IN STD_LOGIC。 FOUT: OUT STD_LOGIC)。 END COMPONENT FIN。 COMPONENT CONTRL IS 測頻、周期控制模塊 例化 PORT(FIN, START, CLR, FSD: IN STD_LOGIC。 CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC)。 END COMPONENT CONTRL。 等精度數(shù)字頻率計主要由以下幾個部分組成 （ 1） 信號整形電路。用于對待側信號進行放大和整形，以便作為 PLD 器件的屬于信號。 （ 2） 測頻電路。測頻電路是測頻的核心電路模塊，可以由 FPGS 等 PLD 器件擔任。 （ 3） 單片機電路模塊。用于控制 FPGA 的測頻操作和讀取測頻數(shù)據(jù)，并作出相應數(shù)據(jù)處理。安排單片機的 P0 口直接讀取測試數(shù)據(jù)， P2 口向 FPGA 發(fā)控制命令。 （ 4） 100MHZ 的標準頻率信號源。本模塊采用高頻穩(wěn)定度和高精度度的晶振作為標準頻率發(fā)生器，產(chǎn)生 100MHZ 的標準頻率信號直接進入 FPGA。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 9 （ 5） 鍵盤模塊。可以用 5 個鍵執(zhí)行測試控制，一個是復位鍵，其余是命令鍵。 （ 6） 數(shù)碼顯示模塊?？梢杂?7 個數(shù)碼管顯示測試結果，最高可表達百萬分之一的精度。考慮到提高單片機 I/O 口的利用率，降低編程復雜性，提高單片機的計算速度以及降低數(shù)碼顯示器對主系統(tǒng)的干擾，可以采用串行靜態(tài)顯示方式。 系統(tǒng)的基本工作方式如下 (1) P0 口是單片機與 FPGA 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實現(xiàn)各測試功能的轉換； P2 口為雙向控制口。 P3 口為 LED 的串行顯示控制口。系統(tǒng)設置 5 個功能鍵：占空比、脈寬、周期、頻率和復位。 (2) 7 個 LED 數(shù)碼管組成測量數(shù)據(jù)顯示器，另一個獨立的數(shù)碼管用于狀態(tài)顯示。 (3) BCLK 為測頻標準頻率 50 MHz 信號輸入端，由晶體振蕩源電路提供。 （ 4） 待測信號經(jīng)放大整形后輸入 CPLD/FPGA 的 TCLK。 CPLD/FPGA 測頻專用模塊的 VHDL 程序設計 利用 VHDL 設計的測頻模塊邏輯結構如圖 23 所示，其中有關的接口信號規(guī)定如下： (1) TF()： TF=0 時等精度測頻； TF=1 時 測脈寬。 (2) CLR/TRIG()：當 TF=0 時系統(tǒng)全清零功能；當 TF=1 時 CLRTRIG 的上跳沿將啟動 CNT2，進行脈寬測試計數(shù)。 (3) ENDD()：脈寬計數(shù)結束狀態(tài)信號， ENDD=1 計數(shù)結束。 (4) CHOICE()：自校 /測頻選擇， CHOICE=1 測頻； CHOICE=0 自校。 (5) START()：當 TF=0 時，作為預置門閘，門寬可通過鍵盤由單片機控制， START=1 時預置門開；當 TF=1 時， START 有第二功能，此時，當 START=0時測負脈寬，當 START=1 時測正脈寬。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。 (6) EEND()：等精度測頻計數(shù)結束狀態(tài)信號， EEND=0 時計數(shù)結束。 (7) SEL[2..0](， ， )：計數(shù)值讀出選通控制。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 10 C LKC LRQ[ 31 . . 0]CNTins tFINST AR TC LRF SDC LK 1EE N DC LK 2C LR CC ON T R Lins t 1FINST AR TC LREN D DPU LC ON T R L2ins t 2C H KFFINC H OI SF OU TFINins t 4C LK 2F SDCNLPU LC LK OU TGA T Eins t 5C LKC LRQ[ 31 . . 0]CNTins t 6V C CC H KF IN P U TV C CFIN IN P U TV C CC H OI S IN P U TV C CST AR T IN P U TV C CC LR IN P U TV C CF SD IN P U TE N D DO U T P U T00 [ 7. 0]O U T P U TV C CCNL IN P U T 圖 32 CPLD測頻專用模塊 1 測頻 /測周期的實現(xiàn) (1) 令 TF=0，選擇等精度測頻，然后在 CONTRL 的 CLR 端加一正脈沖信號以完成測試電路狀態(tài)的初始化。 (2) 由預置門控信號將 CONTRL 的 START 端置高 電平，預置門開始定時，此時由被測信號的上沿打開計數(shù)器 CNT1 進行計數(shù)，同時使標準頻率信號進入計數(shù)器 CNT2。 (3) 預置門定時結束信號把 CONTRL的 START端置為低電平 (由單片機來完成 )，在被測信號的下一個脈沖的上沿到來時， CNT1 停止計數(shù)，同時關斷 CNT2對 fs 的計數(shù)。 (4) 計數(shù)結束后， CONTRL 的 EEND 端將輸出低電平來指示測量計數(shù)結束，單片機得到此信號后，即可利用 ADRC()、 ADRB()、 ADRA()分別讀回 CNT1 和 CNT2 的計數(shù)值，并根據(jù)等精 度測量公式進行運算，計算出被測信號的頻率或周期值。 F O U T ~1C H KFC H O I SF O U TF I NF O U T ~2F O U T ~0 圖 33 測頻模塊邏輯圖 東華理工大學畢業(yè)設計（論文）