【正文】 并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1987 年底， VHDL 被 IEEE 和美國國防部確認為標(biāo)準(zhǔn)硬件描述語言 。 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 11 （ 5） 不足之處 軟件結(jié)構(gòu)龐大，使用復(fù)雜，不如 MAX+PLUSII 簡單、易學(xué)易用。 （ 3）增加了網(wǎng)絡(luò)編輯功能 QuartusII 支持一個工作組環(huán)境下的設(shè)計要求，包括支持基于 Inter 的協(xié)作設(shè)計，與 Cadence、 ExemplarLogi、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。低層編輯仍然采用 Chipview 方式，引腳排列位置映射了實際器件引腳，只要簡單地鼠標(biāo)拖放即可完成低層編輯。 （ 1） 繼承了 MAX+PLUSII 的優(yōu)點 圖形輸入依然形象，圖形符號與 MAX+PLUSII 一樣符合數(shù)字電路的特點，大量 74系列器件符號使能初學(xué)者在較短的時間里利用圖形編輯設(shè)計出需要的電路?？梢允褂?Quartus II帶有的 RTL Viewer 觀察綜合后的 RTL 圖。 Quartus II 支持層次化設(shè)計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設(shè)計方式完成的模塊（元件）進行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計的問題。在許多實用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能，如各類片上存儲器、 DSP 模塊、 LVDS 驅(qū)動器、 PLL 以及 SERDES 和DDIO 電路模塊等。 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 10 此外， Quartus II 還包含許多十分有用的 LPM（ Library of Parameterized Modules）模塊，它們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計中被大量使用，也可以與 Quartus II 普通設(shè)計文件一起使用。還可以通過選擇 Compiler Tool（ Tools 菜單），在 Compiler Tool窗口中運行該模塊來啟動編譯器模塊。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時序分析器（ Timing Analyzer）、設(shè)計輔助模塊（ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Net list Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。 Quartus II 包括模塊化的編譯器。同樣， Quartus II 具備仿真功能，同時也支持第三方的仿真工具，如 ModelSim。 Quartus II 設(shè)計工具完全支持 VHDL、 Verilog 的設(shè)計流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境， 使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。 Quartus II 軟件 概述 Quartus II 是 Altera 公司 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。 （ 3）可編程連線 (IR) FPGA 芯片內(nèi)部單個 CLB 輸入輸出之間、各個 CLB 之間、 CLB 和 I/OB 之間的連線由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)所需功能的電路連接。其結(jié)構(gòu)如下圖所示。CLB 是 FPGA 地主要組成部分，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成?？膳渲眠壿媺K CLB 是實現(xiàn)用戶功能的基本單元，它們通常規(guī)則地排列成一個陣列，散布于整個芯片；可編程輸入 /輸出模塊 (IOB)主要完成芯片上邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源 (IR)包括各種長度的連線線段和一些可編程連接開關(guān)， 它們將各個 CLB 之間或 CLB、 IOB 之間以及 IOB 之間連接起來，構(gòu)成特 定功能的電路。 FPGA 具有掩模可編程門陣列地通用結(jié)構(gòu)，它由排成陣列 的 邏輯功能塊 組成，由可編程的 互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。 FPGA 模塊 理論及知識 FPGA 原理概述 FPGA 器件具有高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計靈活方便，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證等特點。 Proteus 軟件主要由兩個設(shè)計平臺組成： （ 1） ISIS（ Intelligent Schematic Input System）原理圖設(shè)計與仿真平臺，它用于電路原理圖的設(shè)計以及交互式仿真。元器件涉及電阻、電容、二極管 、三極管、變壓器、繼電器、各種放大器、各種激勵源、各種微控制器、各種門電路和各種終端等。由于 Proteus 軟件逼真、真實的協(xié)同仿真功能，它也特別適合于作為配合單片機課堂教學(xué)和實驗的學(xué)習(xí)工具。 Proteus 軟件是目前唯一能對各種處理器進行實時仿真、調(diào)試與測試的 EDA 工具，真正實現(xiàn)了在沒有目標(biāo)原形時可以對系統(tǒng)進行調(diào)試、測試和驗證。 Proteus 軟件 概述 Proteus 軟件是英國 Labcenter 公司開發(fā)的電路及單片機系統(tǒng)設(shè)計與仿真軟件。 μ Vision 3 軟件界面包括 4 大組成部分，即菜單工具欄、項目管理窗口、文件窗口和輸出窗口。 Keil 提供了包括 C 編譯器、宏匯編、連接器、庫管理及一個功能強大的仿真調(diào)試器在內(nèi)的完整開發(fā)方案，并通過一個集成開發(fā)環(huán)境（ μ Vision 3）將這些部分組合在一起。 （ 2）控制引腳（ 4 只） PSEN、 ALE、 EA、 RST； （ 3）并行 I/O 口引腳（ 32 只） 、 、 、 。 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 6 圖 MCS51 單片機內(nèi)部基本結(jié)構(gòu) 80C51 單片機內(nèi)部資源主要包括： 8 位中央處理器；片內(nèi)振蕩器和時鐘電路； 4KB片內(nèi)程序存儲器（ ROM）； 128 字節(jié)的片內(nèi) RAM； 2 個 16 位定時 /計數(shù)器；可尋址 64KB外部程序存儲器和 64KB 數(shù)據(jù)存儲空間的控制電路； 4 個 8 位雙向 I/O 口； 1 個全雙工串行口； 5 個中斷源； 80C51 單片機采用 40 引腳雙列直插式封裝形式，其引腳分布如圖 所示。這些功能部件通常都掛靠在單片機內(nèi)部總線上，通過內(nèi)部總線穿送數(shù)據(jù)信息和控制信息?？紤]到本設(shè)計采用 STC89C51，這里將以 80c51 為例進行介紹 [3]。 單片機模塊理論及知識 MCS51 單片機結(jié)構(gòu) 簡介 MCS51 單片機 分為 51 和 52 兩個系列，包括 80c5 87c5 80c5 87c52 等典型產(chǎn)品型號，它們的結(jié)構(gòu)基本相同，主要差別僅在片內(nèi) 存儲器、計數(shù)器。閘門時間越長，標(biāo)準(zhǔn)頻率越高，測頻的相對誤差就越小。fs (23) 將式 (21)和 (23)代入式 (22)，并整理如式 (24)： δ=|ΔNs|/Ns≤1/Ns=1/(tfs (21) 由式 21 可知，若忽略標(biāo)頻 fs 的誤差，則等精度測頻可能產(chǎn)生的相對誤差如式 (22): δ=(|fxefx|/fxe)100% (22) 其中 fxe 為被測信號頻率的準(zhǔn)確值。 圖 等精度測頻實現(xiàn)原理圖 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 5 等精度測頻誤差分析 設(shè)在一次實際閘門時間 t 中計數(shù)器對被測信號的計數(shù)值為 Nx，對標(biāo)準(zhǔn)信號的計數(shù)值為 Ns。則等精度測量方法測量精度與預(yù)置門寬度和 標(biāo)準(zhǔn)頻率有關(guān)，與被測信號的頻率無關(guān)。 CNT CNT2 同時對標(biāo)準(zhǔn)頻率信號和經(jīng)整形后的被測信號進行計數(shù)，分別為 NS與 NX。 CNT1 和 CNT2 是 兩個可控計數(shù)器，標(biāo)準(zhǔn)頻率信號從 CNT1 的時鐘輸入端 CLK 輸入；經(jīng)整形后的被測信號從 CNT2 的時鐘輸入端 CLK 輸入?？梢钥闯?，實際閘門時間 t 與預(yù)置閘門時間 t1 并不嚴格相等，但差值不 超過被測信號的一個周期 [1]。首先給出閘門開啟信號 (預(yù)置閘門上升沿 )，此時計數(shù)器并不開始計數(shù)，而是等到被測信號的上升沿到來時，計數(shù)器才真正開始計數(shù)。其測頻原理如圖 所示 。它的閘門時間不是固定的值，而是 被測信號周期的整數(shù)倍，即與被測信號同步，因此，避 免 了對被測信號計數(shù)所蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 4 產(chǎn)生 177。 綜上所述， 本設(shè)計所采用的測頻方法就是等精度頻率測量法，下面我們將對等精度頻率測量法做進一步介紹。在快速測量的要求下，要保證較高精度的測頻，必須采用較高的標(biāo)準(zhǔn)頻率信號。因此直接測頻法只適合測量頻率較高的信號，不能滿足在整個測量頻段內(nèi)的測量精度保持不變的要求。 進一步分析測量準(zhǔn)確度：設(shè)待測信號脈沖周期為 Tx,頻率為 Fx，當(dāng)測量時間為 T=1s 時，測量準(zhǔn)確度為＆ =Tx/T=1/Fx。由于閘門時間通常不是待測信號的整數(shù)倍，這種方法的計數(shù)值也會產(chǎn)生最大為 177。 方案二：采用直接測頻法。通過測量待測信號的周期并求其倒數(shù)， 需要有標(biāo)準(zhǔn) 頻率 的信號 ，在待測信號的一個周期內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)，這種方法的計數(shù)值會產(chǎn)生最大為 177。普通測頻有兩種方式：一是間接測頻法，二 是直接測頻法。 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 3 2 系統(tǒng)設(shè)計的相關(guān)理論 頻率測量方法的研究 常用測頻方案 在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此，頻率的測量就顯得更為重要。 （ 5）對頻率計的系統(tǒng)性能進行分析，通過分析得出，本設(shè)計的測頻范圍是~50MHz，測量精度為百萬分之一，被測信號的幅度為 。 （ 3）完成了頻率計的系統(tǒng)硬件電路的設(shè)計，同時完成了基于數(shù)字硬件電路設(shè)計平臺 QuartusⅡ的 FPGA 硬件電路設(shè)計， FPGA 模塊用來完成高速計數(shù)器的功能；單片機完成測試控制、數(shù)據(jù)處理、鍵盤輸入控制、數(shù)碼管顯示控制等功能，并對整個系統(tǒng)進行總體控制。 本課題的主要工作包括以下幾項內(nèi)容： （ 1）簡述 了本課題研究的背景和意義。等精度測量方法不但具有較高的精度，而且在整個頻率域保持恒定的測量精度。 本設(shè)計主要論述了利用 FPGA 進行測頻計數(shù)，單片機實施控制，實現(xiàn)多功能頻率計的過程，使得頻率計具有了測量精度高、功能豐富、控制靈活等特點。 本課題的主要內(nèi)容 隨著 EDA（ Electronics Design Automation）技術(shù)的發(fā)展和可編程邏輯器件的廣泛應(yīng)用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計方法、工具、器件已遠遠落后于當(dāng)今技術(shù)的發(fā)展。該頻率計利用等精度的設(shè)計方法，克服了基于傳統(tǒng)測頻原理的頻率計的測量精度隨被測信號頻率的下降而降低的缺點。 EDA 是一種實現(xiàn)電系統(tǒng)或電子產(chǎn)品自動化設(shè)計的技術(shù)，它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，它吸蘭州交通大學(xué)畢業(yè)設(shè)計（論文） 2 收了計算機科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計算機 為工作平臺，促進了工程發(fā)展。伴隨著集成電路技術(shù)的發(fā)展， EDA 逐漸成為重要的設(shè)計手段。 基于 FPGA 的等精度頻率計有運算速度快、系統(tǒng)較穩(wěn)定、測量范圍廣等特點。 Agilent 科技公司的常規(guī)頻率計信號主要有： 53181A、 53131A、 53132A。 Agilent 科技公司是一家美國公司，總部位于美國的加利福尼亞。同時， Pendulum Instruments 公司還推出銣鐘時基頻率計 CNT91R、CNT85R。Pendulum 公司源于 Philips 公司的時間、頻率部門，在時間頻率測量領(lǐng)域具有 40 多年的研發(fā)生產(chǎn)經(jīng)歷。歐美頻率計廠家主要有： Pendulum Instruments 和 Agilent 科技。 目前，市場上的頻率計廠家可分為三類：中國大陸廠家、中國臺灣廠家、歐美廠家。由于 VHDL 已成為 IEEE 標(biāo)準(zhǔn)，目前的 EDA 工具可以使 ASIC 系統(tǒng)的行為、功能、算法用 VHDL 描述直接生成 FPGA器件，使設(shè)計者將精力集中于設(shè)計構(gòu)思，提高了設(shè)計效率，同時也利于設(shè)計的分解、交流和重用。 作者簽名： 日期： 年 月 日 導(dǎo)師簽名： 日期： 年 月 日 蘭州交通大學(xué)畢業(yè)設(shè)計（論文） V 目錄 摘要 ....................................................................................................................................... I Abstract.......................................................................................................................................II 目錄 .......................................................................................................................................... III 1 緒論 ......