【正文】 0 引腳 ,是預(yù)置門啟閉信號(hào)。 圖 2 相關(guān)門控實(shí)現(xiàn)電路原理圖 圖 2中第一個(gè) D 觸發(fā)器起門控同步的作用。單片機(jī)最小系統(tǒng)包括鍵盤顯示 人機(jī)交互電路、 82C59 中斷擴(kuò)展電路、外設(shè)端口地址擴(kuò)展電路以及數(shù)據(jù)與并行口電路等等。 1/ Tf o (3) 由式 (3) 可知 ,該測(cè)頻方法的相對(duì)誤差與被測(cè)信號(hào)的頻率無關(guān) ,通常稱為等精度測(cè)量 ,且提高頻標(biāo)的頻率可減少測(cè)量誤差。因而雙計(jì)數(shù)器相關(guān)測(cè)頻法的最大誤差為 : eM = 177。 1的誤差。由于計(jì)數(shù)是在相關(guān)同步門控時(shí)間 T 內(nèi)完成的 ,即由待測(cè)信號(hào)同步控制 ,所以同步門控時(shí)間 T 與計(jì)數(shù)器 A 的計(jì)數(shù)脈沖相關(guān) ,且 T/ Tx的比值 M 為整數(shù) ( Tx為待測(cè)信號(hào)周期 ) ,故待測(cè)信號(hào)計(jì)數(shù)值 M 不存在計(jì)數(shù)誤差。這時(shí)兩個(gè)計(jì)數(shù)器停止計(jì)數(shù)。經(jīng)過單片機(jī)設(shè)置好的預(yù)置門控時(shí)間后 ,由單片機(jī)的 p10 關(guān)掉預(yù)置門。測(cè)頻開始時(shí) , 由單片機(jī)的 p10 打開預(yù)置門 ,預(yù)置門開啟后 ,精確門并不馬上打開 ,而是由待測(cè)信號(hào)的下一個(gè)上升沿到來時(shí)開啟。其測(cè)量原理時(shí)序圖如下圖所示。直接測(cè)量的方法一般用于對(duì)測(cè)量精度要求不高的場(chǎng)合。在實(shí)際的應(yīng)用過程當(dāng)中 ,常常對(duì)高頻段 ,采用直接測(cè)量頻率 。 方案二 采用相關(guān)計(jì)數(shù)法測(cè)頻的原理 ,提出了用傳統(tǒng)計(jì)數(shù)芯片 8254 和復(fù)雜可編程邏輯器件(FPGA) 實(shí)現(xiàn)應(yīng)用該原理的數(shù)字頻率計(jì)。 控制器的設(shè)計(jì)在數(shù)字系統(tǒng)中最重要，往往也最復(fù)雜。 數(shù)碼管為七段碼共陰顯示，計(jì)數(shù)結(jié)果通過譯碼器方能接到數(shù)碼管。 待命狀態(tài) 初始化量程 時(shí)基 測(cè)頻計(jì)數(shù) 顯示頻率值 量程恰當(dāng) 時(shí)基降一檔 時(shí)基升一檔 顯示超量程 時(shí)基 = 超量程 欠量程 鎖存器 顯示電路 計(jì)數(shù)值 頻率溢出 小數(shù)點(diǎn) 被測(cè)信號(hào) 1s reset 選擇信號(hào) reset 分頻器 閘門 信號(hào) 閘 門 計(jì) 數(shù) 器 控 制 器 12 計(jì)數(shù)器采用 3 個(gè) 10 位計(jì)數(shù)器實(shí)現(xiàn)，其進(jìn)位輸出端作為溢出指示，高 4 位可同時(shí)用于欠量程指示。 圖 1 圖 2 (2) 具體電路設(shè)計(jì) 分頻器由三個(gè) 10 位計(jì)數(shù)器和三個(gè)脈沖取樣器實(shí)現(xiàn)，用于將 1KHZ 的標(biāo)頻信號(hào)分頻，產(chǎn)生 1s， , 的時(shí)基信號(hào)（計(jì)數(shù)器和脈沖取樣器均由 VHDL 編程實(shí)現(xiàn)）。鎖存器中的測(cè)量結(jié)果送入譯碼電路以輸出到數(shù)碼管上，小數(shù)點(diǎn)由控制器發(fā)出。 控制器在收到超量程信號(hào)后，若當(dāng)前閘門時(shí)間為 ，則控制器將提高量程一個(gè)檔位，即選擇閘門時(shí)間減少一檔，且小數(shù)點(diǎn)向右移一位，測(cè)量結(jié)果若不超量程即可；若仍超量程，則閘門時(shí)間還應(yīng)再減一檔，小數(shù)點(diǎn)再向右移位，繼續(xù)測(cè)量；若閘門信號(hào)已經(jīng) 在 的檔位上，測(cè)量結(jié)果仍超量程，則控制器輸出超量程信號(hào)送入顯示電路，數(shù)碼管將只在最高位顯示‘ F’，其余數(shù)碼管全滅。顯然，測(cè)量范圍應(yīng)為 0999KHZ，計(jì)數(shù)期間，若測(cè)量結(jié)果溢出，說明以當(dāng)前閘門時(shí)間測(cè)頻超量程，計(jì)數(shù)器發(fā)出一溢出信號(hào)送往控制器。閘門信號(hào)作為計(jì)數(shù)器使能信號(hào)，在信號(hào)有效期間，計(jì)數(shù)器對(duì)被測(cè)信號(hào)計(jì)數(shù)，計(jì)數(shù)結(jié)果即為被測(cè)信 號(hào)的頻率與閘門信號(hào)時(shí)間的相對(duì)值，即測(cè)量結(jié)果?？梢姡l門可用一個(gè)數(shù)據(jù)選擇器實(shí)現(xiàn)。這個(gè) 1s 的間隔也從分頻器中獲得。另外，系統(tǒng)要不斷地檢測(cè)信號(hào)的變化情況，每隔一定時(shí)間重復(fù)測(cè)量當(dāng)前的頻率。確定詳細(xì)方案時(shí)就是根據(jù)上一步確定的系統(tǒng)功能，決定采用哪些模塊(抽象的模塊，不涉及器件 )以及如何實(shí)現(xiàn)受控電路與控制器的連接（控制器向模塊發(fā)出信號(hào)和模塊向控制器反饋信號(hào)）。根據(jù)測(cè)頻原理可以確定系統(tǒng)的基本流程程圖如下圖所示。 ⑤鎖存器 鎖存器用來鎖存計(jì)數(shù)結(jié)果。 ②閘門 閘門可用來根據(jù)被測(cè)頻率的高低選擇相應(yīng)的時(shí)基信號(hào) (閘門信號(hào) )，以期達(dá)到較好的測(cè)量精度。 ②分頻器 分頻器將標(biāo)頻信號(hào)分成一系列較低頻率的信號(hào)，作為測(cè)量的時(shí)基信號(hào)，送入閘門。 (2)小數(shù)點(diǎn)位置隨量程變動(dòng)自動(dòng)移位。下一次測(cè)量時(shí)，量程自動(dòng)減小一檔。 設(shè)計(jì)方案挑選 方案一 自適應(yīng)數(shù)字頻率計(jì) 1．設(shè)計(jì)要求 設(shè)計(jì) — 個(gè) 3 位十進(jìn)制數(shù)字式頻率計(jì)，其測(cè)量范圍為： 0lMHz. 量程分 :10kHz、 100kHz 和 1MHz 3 檔 (最大讀數(shù)分別為 9． 99KHz、 99． 9KHz 利 999KHz). 量程自動(dòng)轉(zhuǎn)換規(guī)則如下： (1)當(dāng)讀數(shù)大于 999KHZ 時(shí)，頻率計(jì)處丁超量程狀態(tài)，此時(shí)顯示器發(fā)出溢出指示 (最高位顯示 F，其余各位不顯示數(shù)字 )，下一次測(cè)量時(shí)，量程自動(dòng)增大一檔。在整個(gè)設(shè)計(jì)過程中，尤其要 注意系統(tǒng)軟件部分控制器的時(shí)序等方面的設(shè)計(jì)。在設(shè)計(jì)中應(yīng)盡可能選擇標(biāo)準(zhǔn)化，模塊化的典型電路，選用集成度高，功能強(qiáng)的電路或芯片，選擇通用性強(qiáng)，貨源充足的元器件，充分考慮 FPGA強(qiáng)大的可編程能力 , FPGA 在集成度和結(jié)構(gòu)上呈現(xiàn)的特點(diǎn)是具有更大的與陣列和或陣列 ,增加了大量的宏單元和布線資源 ,觸發(fā)器的數(shù)量也明顯增加。由設(shè)計(jì)要求可見其組成有脈沖整形電路、控制器、計(jì)數(shù)器、分頻器、鎖存器、譯碼掃描顯示電路等，由于這樣類似的裝置已經(jīng)被廣泛采用，而且在一些專業(yè)期 刊上可查到相關(guān)內(nèi)容，所以其可行性是毋庸質(zhì)疑的。為了防止顯示閃爍，鎖存信號(hào)的周期必須大于人的視覺滯留時(shí)間（約 ）。為了防止這種現(xiàn)象，在計(jì)數(shù)器和顯示、譯碼之間增加一鎖存電路。如果閘門寬度為 1s，則閘門時(shí)間內(nèi)計(jì)數(shù)器的計(jì)數(shù)值即為被測(cè)信號(hào)的頻率；如果閘門寬度為 ，則閘門時(shí)間內(nèi)計(jì)數(shù)器的計(jì)數(shù)值為被測(cè)信號(hào)頻率的 10 倍，相當(dāng)于頻率計(jì)的量程為 10 檔；改變閘門寬度可以改變頻率計(jì)的量程，閘門寬度小，頻率計(jì)的量程越大。因此，在閘門信號(hào)變?yōu)楦唠娖角?，必須給計(jì)數(shù)器提供一個(gè)清零脈沖信號(hào)。頻率計(jì)的關(guān)鍵是控制電路的設(shè)計(jì)，由控制電路產(chǎn)生測(cè)頻所需的滿足一定時(shí)序關(guān)系的閘門信號(hào)、清零脈沖信號(hào)和鎖存信號(hào)。本次設(shè)計(jì)的數(shù)字頻率計(jì)采用直接測(cè)頻法，測(cè)量范圍為 01MHz，頻率計(jì)輸出用 5 只數(shù)碼管顯示。傳統(tǒng)機(jī)電產(chǎn)品的升級(jí)換代和技術(shù)改造， CPLD／ FPGA 的應(yīng)用可提高傳統(tǒng)產(chǎn)品的性能，縮小體積，提高技術(shù)含量和產(chǎn)品的附加值。在現(xiàn)在和未來， EDA 技術(shù)主要應(yīng) 用于下面幾個(gè)方面：1．高校電子類專業(yè)的實(shí)踐教學(xué)中，如實(shí)驗(yàn)教學(xué)、課程設(shè)計(jì)、畢業(yè)設(shè)計(jì)、設(shè)計(jì)競(jìng)賽等均可借助 CPLD／ FPGA 器件，既使實(shí)驗(yàn)設(shè)備或設(shè)計(jì)出的電子系統(tǒng)具有高可靠性，又經(jīng)濟(jì)、快速、容易實(shí)現(xiàn)、修改便利，同時(shí)可大大提高學(xué)生的實(shí)踐動(dòng)手能力、創(chuàng)新能力和計(jì)算機(jī)應(yīng)用能力。特別是 EDA 技術(shù)在我國(guó)尚未普及，掌握和普及這一全新的技術(shù)，將對(duì)我國(guó)電子技術(shù)的發(fā)展具有深遠(yuǎn)的意義。隨著科 技的進(jìn)步，電子產(chǎn)品的更新日新月異， EDA 技術(shù)作為電子產(chǎn)品開發(fā)研制的源動(dòng)力，已成為現(xiàn)代電子設(shè)計(jì)的核心。傳統(tǒng)的 ? 固定功能集成塊十連線 ? 的設(shè)計(jì)方法正逐步地 7 退出歷史舞臺(tái)，而基于芯片的設(shè)計(jì)方法正成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。隨著半導(dǎo)體技術(shù)、集成技術(shù)和計(jì)算機(jī)技術(shù)的迅猛發(fā)展，電子系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)手段都發(fā)生了很大的變化。 EDA 技術(shù)的未來發(fā)展前景 EDA 技術(shù)在進(jìn)入 21 世紀(jì)后，由于更大規(guī)模的 FPGA 和 CPLD 器件的不斷推出，在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的功能強(qiáng)大的 EDA 軟件不斷更新、增加，使電子EDA 技術(shù)得到了更大的發(fā)展。 硬件描述語(yǔ)言 : 硬件描述語(yǔ)言 (HDL)是一種用于進(jìn)行電子系統(tǒng)硬件設(shè)計(jì)的計(jì)算機(jī)高級(jí)語(yǔ)言，它采用軟件的設(shè)計(jì)方法來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。并且可減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高了系統(tǒng)的性能和可靠性。采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入和庫(kù) (LibraIy)的引入，由設(shè)計(jì)者定義器件的內(nèi)部邏輯和管腳，將原來由電路板設(shè)計(jì)完成 的大部分工作故在芯片的設(shè)計(jì)中進(jìn)行。 將 EDA 技術(shù)與傳統(tǒng)電子設(shè)計(jì)方法進(jìn)行比較可以看出，傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能在電路板上進(jìn)行設(shè)計(jì)，是一種搭積木式的方式，使復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難；如果某一過程存在錯(cuò)誤．查找和修改十分不便；對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差；只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)泅，因而開發(fā)產(chǎn)品的周期長(zhǎng)。使用硬件描述語(yǔ)言 (HDL)可以用模擬仿真的方式完成以前必須設(shè)計(jì)和制作好的樣機(jī)上才能進(jìn)行的電子電路特性的說明和調(diào)試。 EDA 與傳統(tǒng)電子設(shè)計(jì)方法的比較 它具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)較串和可靠性，用 VHDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。 (5)VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，可以在設(shè)計(jì)者不 使用 硬件結(jié)構(gòu)的情況下，也不必管最終設(shè)計(jì)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 (3)VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計(jì)的分解和對(duì)已有設(shè)計(jì)的再利用功能。 應(yīng)用 VHDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)有以下優(yōu)點(diǎn)： (1)與其他硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力，強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。在產(chǎn)品設(shè)計(jì)與制造方面：從高性能的微處理器、數(shù)字信號(hào)處理器一直到彩電、音響和電子玩具電路等， EDA 技術(shù)不單是應(yīng)用于前期的計(jì)算機(jī)模擬仿真、產(chǎn)品調(diào)試，而且也在 前期 的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、朋比的制作過程等有重要作用。在科研方面：主要利用電路仿真工具 (EwB 或 PSPICE、 VLOL 等 )進(jìn)行電路設(shè)計(jì)與仿真；利用虛擬儀器進(jìn)行產(chǎn)品調(diào)試；將 CPLD／ FPGA 器件的開發(fā)應(yīng)用到儀器設(shè)備中。主要是讓學(xué)生了解 EDA 的基本原理和基本概念、 掌 握用 VHDL 語(yǔ)言 描述系統(tǒng)邏輯的方法、使用 EDA 工具進(jìn)行電子 電路課程的模擬仿真實(shí)驗(yàn)并在作畢業(yè)設(shè)計(jì)時(shí)從事簡(jiǎn)單電子系統(tǒng)的設(shè)計(jì)，為今后工作打下基礎(chǔ)。電子 EDA 技術(shù)發(fā)展迅猛，逐漸在教學(xué)、科研、產(chǎn)品設(shè)計(jì)與制造等各方面都發(fā)揮著巨大的作用。WDL 語(yǔ)言是一種高級(jí)描述語(yǔ)言，適用于行為級(jí)和 R，幾級(jí)的描 述； Vedlq 語(yǔ)言和 ABEL 語(yǔ)言屬于一種較低級(jí)的描述語(yǔ)言，適用于 R，幾級(jí)和門電路級(jí)的描述。 FPGA 技術(shù)與 VHDL 語(yǔ)言概述 FPGA 即現(xiàn)場(chǎng)可編程門陣列（ Filed Programmable Gate Array） ,是大規(guī)?？删幊踢壿嬈骷?CPLD 外的另一大類 PLD 器件。可以說 CPLD／ FPGA 器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)裁體。 由于現(xiàn)代電子產(chǎn)品的復(fù)雜度和集成度的日益提高，一般分離的中小規(guī)模集成電路組合已不能滿足要求，電路設(shè)計(jì)逐步地從中小規(guī)模芯片轉(zhuǎn)為大規(guī)模、超大規(guī)模芯片，具有高速度、高集成度、低功耗的可編程 ASIC 器件已蓬勃發(fā)展起來。設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語(yǔ)言和 EDA軟件來完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)．并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行 驗(yàn) 證。 EDA 技術(shù)的基本特征 :EDA 代表了當(dāng) 今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，利用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB 版圖的整個(gè)過程在汁算機(jī)上自動(dòng)處 5 理完成。特別是支持硬件描述語(yǔ)言的 EDA工具的出現(xiàn)，使復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化成為可能，只要用硬件描述語(yǔ)言將數(shù)字系統(tǒng)的行為描述正確，就可以進(jìn)行該數(shù)字系統(tǒng)的芯片設(shè)計(jì)與制造。該工具可以在電子產(chǎn)品的各個(gè)設(shè)計(jì)階段發(fā)揮作用，使設(shè)計(jì)更 復(fù)雜的電路和系統(tǒng)成為可能。20 世 紀(jì) 90 年代是 EDA(電子設(shè)計(jì)自動(dòng)化 )階段：這一階段的主要特征是以高級(jí)描述語(yǔ)言，系統(tǒng)級(jí)仿真和綜合技術(shù)為特點(diǎn)，采用 ? 自頂向下 ? 的設(shè)計(jì)理念，將設(shè)計(jì)前期的許多高層次設(shè)計(jì)由 EDA 工具來完成。 20 世紀(jì) 70 年代的 CAD(計(jì)算機(jī)輔助設(shè)計(jì) )階段：這一階段的主要特征是利用計(jì)算機(jī)輔助進(jìn)行電路原理圖編輯， PCB 布局 布線，使得設(shè)計(jì)師從傳統(tǒng)高度重復(fù)繁雜的繪圖勞動(dòng)中解脫出來。 EDA 技術(shù)是伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)的設(shè)計(jì)發(fā)展起來的，至今已有 30 多年的歷程?？梢詫?shí)現(xiàn)邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真。 EDA 技術(shù)的概念 : EDA 是電子設(shè)計(jì) 自動(dòng)化（ Elechonic Design Automation）的縮寫， 由于它是一門剛剛發(fā)展起來的新技術(shù)，涉及面廣，內(nèi)容豐富，理解各異，所以目前尚無一個(gè)確切的定義。 從而實(shí)現(xiàn)可編程片上系統(tǒng)芯片 CPU(復(fù)雜可編程邏輯器件 )和 FPGA(現(xiàn)場(chǎng)可編程門陣列 )必將成為今后電子系統(tǒng)設(shè)計(jì)的一個(gè)發(fā)展方向。電子產(chǎn)品正在以前所未有的速度進(jìn)行著革新，主要表現(xiàn)在大規(guī)?？删幊踢壿嬈骷膹V泛應(yīng)用。在數(shù)字化的道路上，我國(guó)的電子技術(shù)經(jīng)歷了一系列重大的變革。并比較了 EDA 技術(shù)與傳統(tǒng)電子設(shè)計(jì)方法的差異，總結(jié)出別 EDA 技術(shù)的優(yōu)勢(shì)。 實(shí)現(xiàn)一個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)。更為重要的是各 EDA 公司致力于推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的 EDA 工具軟件的研究，都有效地將 EDA 技術(shù)推向成熟。 進(jìn)入 20 世紀(jì) 90 年代，隨著硬件描述語(yǔ)言的標(biāo)準(zhǔn)化得到進(jìn)一步的確立，計(jì)算機(jī)輔助