【正文】 mpiler Tool 窗口中運(yùn)行該模塊來(lái)啟動(dòng)編譯器模塊。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時(shí)序分析器（ Timing Analyzer）、設(shè)計(jì)輔助模塊（ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。 QuartusII 包括模塊化的編譯器。同樣， QuartusII 具備仿真功能，同時(shí)也支持第 三方的仿真工具，如 ModelSim。 QuartusII 設(shè)計(jì)工具完全支持VHDL、 Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 QuartusII 概述 QuartusII 是 Altera 提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。由于 VHDL 是一 個(gè)成熟的定義型語(yǔ)言，可以確保 ASIC 廠商交付優(yōu)良質(zhì)量的器件產(chǎn)品。 VHDL 語(yǔ)言的效率之一，就是如果你的設(shè)計(jì)是被綜合 到一個(gè) FPGA 的話(huà)，則可以使你設(shè)計(jì)的產(chǎn)品以最快速度上市。另外， VHDL 語(yǔ)言的 語(yǔ)法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來(lái)了極大的好處。從 一個(gè)仿真工 具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工 作平臺(tái)移植到另一個(gè)工作平臺(tái)去執(zhí)行。 (4)VHDL 語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。 VHDL 語(yǔ)言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒(méi)有嵌入描 與 8 工藝相關(guān)的信息，不會(huì)因?yàn)楣に囎兓姑枋鲞^(guò)時(shí)。 VHDL 語(yǔ)言能進(jìn)行系統(tǒng)級(jí)的硬件描述是它的 一個(gè)最突出的優(yōu)點(diǎn)。 (2)系統(tǒng)硬件描述能力強(qiáng)。其范圍之廣是其它 HDL 語(yǔ)言所不能比擬的。 (1)設(shè)計(jì)功能強(qiáng)、方法靈活、支持廣泛。 VHDL 和可編程邏輯器件的結(jié)合作為一種強(qiáng)有力的設(shè)計(jì)方式，將為設(shè)計(jì)者的產(chǎn)品上市帶來(lái)創(chuàng)紀(jì)錄的速度。 就目前流行的 EDA 工具和 VHDL 綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDL程序綜合成為具體的 FPGA 和 CPLD 等目標(biāo)器件的網(wǎng)表 文件 己不成問(wèn)題。與其它的 HDL 相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。 1996年 IEEE 成為 VHDL 綜合標(biāo)準(zhǔn) [10]。此后，VHDL 在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn) HDL。 1987 年底， VHDL 被 IEEE(The Institute of Electrical and Electronics Engineers)確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。 語(yǔ)言簡(jiǎn)介 VHDL 是超高速集成電路硬件描述語(yǔ)言的英文字頭縮寫(xiě)簡(jiǎn)稱(chēng)，其英文全名是VeryHigh Speed Integrated Circuit Hardware Description Language。就 FPGA/CPLD 開(kāi) 發(fā)來(lái)說(shuō)， VHDL語(yǔ)言是最常用和流行的硬件描述語(yǔ)言之一。 計(jì)與工藝技術(shù)無(wú)關(guān)。 周期，降低了硬件電路的設(shè)計(jì)難度。然后利用綜合器和適配器將此程序變成能控 制FPGA 和 CPLD 內(nèi)部結(jié)構(gòu)、并實(shí)現(xiàn)相應(yīng)邏輯功能的門(mén)級(jí)或更底層的結(jié)構(gòu)網(wǎng)表 文件和下載文件。 HDL 是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。該系統(tǒng)可以接受指定 的測(cè)試點(diǎn)，在 FPGA數(shù)組中可以直接觀測(cè) (就像軟件模擬中一樣 )，所以大大 提高了仿真的準(zhǔn)確性和效率 [9]。針對(duì)這個(gè)問(wèn) 題，國(guó)際上出現(xiàn)了用 FPGA 數(shù)組對(duì) ASIC 進(jìn)行硬件仿真的系統(tǒng) (如 Quickturn 公司的硬件仿真系統(tǒng) )。這種矛盾來(lái)自于 FPGA 本身的結(jié)構(gòu)局限性， 短期內(nèi)很難得到很好的解決。 最新的一些 FPGA 產(chǎn)品集成了通用的 RAM 結(jié)構(gòu)。但在芯片利用率提高，或者芯片 I/O 引出端很多的情況下，微小的修改往往會(huì)降低芯片的布通率。 (3).FPGA 的容量和 I/O 數(shù)目都是有限的，因此，一個(gè)較大的電路必 須經(jīng)過(guò)邏輯劃分 ((Logic Partition)才能用多個(gè) FPGA/CPLD 芯片實(shí)現(xiàn)，劃分算法 的優(yōu)劣直接影響設(shè)計(jì)的性能 。同時(shí)，如果電路較大，需要經(jīng)過(guò)劃分才 能實(shí)現(xiàn)，由于引出端的延遲時(shí)間，更加大了延遲時(shí)間和時(shí)序偏移。這就要求設(shè)計(jì)人員更加了解 FPGA 設(shè)計(jì)軟件的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì) 。 Optimization)，以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。 同時(shí)， FPGA 設(shè)計(jì)方法也有其局限性。利用它們可實(shí)現(xiàn)幾乎任何形式的數(shù)字電路 或數(shù)字系統(tǒng)的設(shè)計(jì)。 (5).功能強(qiáng)大，應(yīng)用廣闊。美國(guó) TI 公司認(rèn)為，一個(gè) ASIC 80 %的功能可用 IP 芯核等現(xiàn)成邏輯合成。由于開(kāi)發(fā)工具的通用性、設(shè)計(jì)語(yǔ)言 的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程幾乎與所用的 FPGA 器件的硬件結(jié)構(gòu)沒(méi)有關(guān) 系，所以設(shè)計(jì)成功的各類(lèi)邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎 可用于任何型號(hào)的 FPGA 中，由此還可以 以 知識(shí)產(chǎn)權(quán)的方式得到確認(rèn)，并 被注冊(cè)成為所謂的 IP 芯核，從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大幅度提高。由于 FPGA 的集成規(guī) 模非常大，集成度可達(dá)數(shù)百萬(wàn)門(mén)。除了不存在 MCU 所特有的復(fù)位不可靠與 PC 可能跑飛 等固有缺陷外， FPGA 的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同 一芯片中，從而大大縮小了體積，易于管理和屏蔽。 (3).高可靠性。 (2).高速。這種編程方式可輕易地實(shí)現(xiàn)紅外編程、超聲編程或無(wú)線(xiàn)編程，或通過(guò)電話(huà)線(xiàn)遠(yuǎn)程在線(xiàn)編程。 FPGA 產(chǎn)品越來(lái)越多地采用了先進(jìn)的 邊界掃描測(cè)試 (BST)技術(shù) (由聯(lián)合測(cè)試行動(dòng)小組， JTAG 開(kāi)發(fā) )和 ISP(在系統(tǒng)配置編程方式 )。 5 用 FPGA 進(jìn)行開(kāi)發(fā)的優(yōu)缺點(diǎn) 我們認(rèn)為，基于 EDA 技術(shù)的 FPGA 器件的開(kāi)發(fā)應(yīng)用可以從根本上解決 MCU 所遇到的問(wèn)題。在系統(tǒng)不加電時(shí)，編程數(shù)據(jù)存儲(chǔ)在 EPROM、硬盤(pán)、或軟盤(pán)中。用下載電纜編程的器件，只要先將器件裝焊在印刷電路板上，通過(guò) PC, SUN 工作站、 ATE(自動(dòng)測(cè)試儀 )或嵌入式微處理器系統(tǒng)，就能產(chǎn)生編程所用的標(biāo)準(zhǔn) 5V, 或 邏輯電平信號(hào)，也稱(chēng)為 ISP ( In System Programmable)方式編程，其調(diào)試和維修也很方便?；?EPROM 內(nèi)存技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100 次以上，系統(tǒng)掉電后編程信息也不會(huì)丟失。 FPGA建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種 :基于反熔絲技術(shù)的器件只允許對(duì)器件編程一次，編程后不能修改。 FPGA通常由布線(xiàn)資源分隔的可編程邏輯單元 (或宏單元 )構(gòu)成數(shù)組，又由可編程 I/O 單元圍繞數(shù)組構(gòu)成整個(gè)芯片。 FPGA 簡(jiǎn)介 FPGA 是高密度現(xiàn)場(chǎng)可編程邏輯芯片，能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€(gè)單片集成電路中，其集成度已發(fā)展到現(xiàn)在的幾百萬(wàn)門(mén)。特別是軟 /硬 IP芯核 (知識(shí)產(chǎn)權(quán)芯核 Intelligence Property Core，一種已注冊(cè)產(chǎn)權(quán)的電路設(shè)計(jì) )產(chǎn)業(yè)的迅猛發(fā)展，嵌入式通用及標(biāo)準(zhǔn) FPGA 器件的呼之欲出，片上系統(tǒng) (SOC)已經(jīng)近在咫尺。如果說(shuō) MCU 在邏輯的實(shí)現(xiàn)上是無(wú)限，那么 FPGA 不但包括了 MCU 這一特點(diǎn)，而且可以觸及硅片電路線(xiàn)度的物理極限，并兼有串、并行工作方式，高速、高可靠性以及寬口徑適用性等諸多 方面的特點(diǎn)。 4 第二章 FPGA 技術(shù)及開(kāi)發(fā)環(huán)境介紹 基于 EDA 的 FPGA 開(kāi)發(fā) 我國(guó)的電子設(shè)計(jì)技術(shù)發(fā)展到今天，將面臨一次更大意義的突破， FPGA( Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門(mén)陣列 )在 EDA基礎(chǔ)上的廣泛應(yīng)用。 4. 詳細(xì)介紹了等精度頻率計(jì)各個(gè)模塊的工作原理，實(shí)現(xiàn)及仿真結(jié)果。 2. 詳細(xì)介紹了 FPGA 技術(shù)及其開(kāi)發(fā)環(huán)境。頻率信號(hào)抗干擾性強(qiáng)，易于傳輸，可以獲得較高的測(cè)量精度， 3 所以測(cè)量頻率的方法的研究越來(lái)越受的重視。在閘門(mén)脈沖開(kāi)啟主門(mén)的期間，特定周期的窄脈沖才能通過(guò)主門(mén)，從而進(jìn)入計(jì)數(shù)器進(jìn)行計(jì)數(shù)，計(jì)數(shù)器的顯示電路則用來(lái)顯示被測(cè)信號(hào)的頻率值，內(nèi)部控制電路則用來(lái)完成各種測(cè)量功能之間的切換并實(shí)現(xiàn)測(cè)量設(shè)置 [6]。在一個(gè)測(cè)量周期過(guò)程中，被測(cè)周期信號(hào)在輸入電路中經(jīng)過(guò)放大、整形、微分操作之后形成特定周期的窄脈沖，送到 主門(mén)的一個(gè)輸入端。 其最基本的工作原理為：當(dāng)被測(cè)信號(hào)在特定時(shí)間段 T 內(nèi)的周期個(gè)數(shù)為 N 時(shí)，則被測(cè)信號(hào)的頻率 TNf? [5]。在無(wú)線(xiàn)通訊測(cè)試中，頻率計(jì)既可以被用來(lái)對(duì)無(wú)線(xiàn)通訊基站的主時(shí)鐘進(jìn)行校準(zhǔn)，還可以被用來(lái)對(duì)無(wú)線(xiàn)電 臺(tái)的跳頻信號(hào)和頻率調(diào)制信號(hào)進(jìn)行分析。頻率計(jì)能夠快速的捕捉到晶體振蕩器輸出頻率的變化，用戶(hù)通過(guò)使用頻率計(jì)能夠迅速的發(fā)現(xiàn)有故障的晶振產(chǎn)品，確保產(chǎn)品質(zhì)量 。正是由于頻率計(jì)能夠快速準(zhǔn)確的捕捉到被測(cè)信號(hào)頻率的變化，因此，頻率計(jì)擁有非常廣泛的應(yīng)用范圍。 在傳統(tǒng)的電子測(cè)量?jī)x器中，示波器在進(jìn)行頻率測(cè)量時(shí)測(cè)量精度較低，誤差較大。頻率計(jì)最重要的功能是根據(jù)基準(zhǔn)時(shí)鐘信號(hào)實(shí)現(xiàn)對(duì)被測(cè)信號(hào)的頻率進(jìn)行檢測(cè)。 課題來(lái)源，目的和意義 隨著科學(xué)技術(shù)的發(fā)展，高精度集成電路的應(yīng)用，生產(chǎn)力得到了大幅度的發(fā)展，以大規(guī)模集成電路為主的各種設(shè)備成了當(dāng)今社會(huì)最常用的設(shè)備。采用 VHDL 編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分外，其余全部在一片 FPGA 芯片上實(shí)現(xiàn)。提高整體的性能和可靠性。隨著復(fù)雜可編程邏輯器件（ CPLD）的廣泛應(yīng)用，以 EDA工具作為開(kāi)發(fā)手段，運(yùn)用 VHDL語(yǔ)言。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL 對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門(mén)級(jí)邏輯電路的網(wǎng)表，下載到具體的 FPGA 器件中去，從而實(shí)現(xiàn)可編程的 專(zhuān)用集成電路（ ASIC）的設(shè)計(jì)。 VHDL（超高速集成電路硬件描述語(yǔ)言）是由美國(guó)國(guó)防部開(kāi)發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。 目前最主要 的方法是 基于單片機(jī)和 FPGA或 CPLD利用 EDA技術(shù)設(shè)計(jì)實(shí)現(xiàn) 等精度 頻率 測(cè)量 ，這使設(shè)計(jì)過(guò)程大大簡(jiǎn)化，縮短了開(kāi)發(fā)周期，減小了電路系統(tǒng)的體積，同時(shí)也有利于保證頻率計(jì)較高的精度和較好的可靠性。據(jù)統(tǒng)計(jì)，目前發(fā)達(dá)國(guó)家在電子產(chǎn)品開(kāi)發(fā)中 EDA 工具的利用率已達(dá) 50％，而大部分的 FPGA 已采用 HDL（ Hardware Description Language—— 硬件描述語(yǔ)言 ） 設(shè)計(jì)。 then introduced the general principle of frequency measurement, utilization of precision measuring principle, using VHDL programming, use of FPGA (Field Programmable Gate Array) chip design such as the precision of a digital frequency meter, this frequency meter39。 關(guān)鍵詞 :等精度； VHDL 語(yǔ)言 ； 頻率測(cè)量 ； 數(shù)字頻率計(jì) II Abstract The Electronic Design Automation (EDA) technology has bee an important design method of analog and digital circuit system as the integrated circuit39。 采用等精度頻率測(cè)量方法具有測(cè)量精度保持恒定，不隨所測(cè)信號(hào)的變化而變化的特點(diǎn)。 數(shù) 字頻率計(jì)是一種基本的測(cè)量?jī)x器。 I 摘 要 伴隨著集成電路 (IC)技術(shù)的發(fā)展 ， 電子設(shè)計(jì)自動(dòng)化 (EDA)逐漸成為重要的設(shè)計(jì)手段，已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。電子設(shè)計(jì)自動(dòng)化是一種實(shí)現(xiàn)電系統(tǒng)或電子產(chǎn)品自動(dòng)化設(shè)計(jì)的技術(shù)，它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計(jì)算機(jī)科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計(jì)算機(jī)作為工作平臺(tái)，促進(jìn)了工程發(fā)展。它被廣泛應(yīng)用與航天、 電子 、測(cè)控等領(lǐng)域 。 本文首先綜述了 EDA 技術(shù)的發(fā)展概 況 ， VHDL 語(yǔ)言的歷史及其優(yōu)點(diǎn) ，概述了 EDA 軟件平臺(tái) QUARTUSⅡ； 然后介紹了頻率測(cè)量的一般原理 ，利用等精度測(cè)量原理，通過(guò) FPGA 運(yùn)用 VHDL 編程，利用 FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列 )芯片設(shè)計(jì)了一個(gè) 8 位數(shù)字式等精度頻率計(jì)，該頻率計(jì)的測(cè)量范圍為 1HZ20MHZ,利用QUARTUS Ⅱ 集成開(kāi)發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到 FPGA 器件中，經(jīng)實(shí)際電路測(cè)試， 仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計(jì)有較高的實(shí)用性和可靠性。s growing. The EDA technology, which is closely connected wi