【正文】 。 Q4=t_1000。end countt。USE 。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。ARCHITECTURE ART OF BCD7 IS BEGIN LED=0111111 WHEN BCD=0000 ELSE 0000110 WHEN BCD=0001 ELSE 1011011 WHEN BCD=0010 ELSE 1001111 WHEN BCD=0011 ELSE 1100110 WHEN BCD=0100 ELSE 1101101 WHEN BCD=0101 ELSE 1111101 WHEN BCD=0110 ELSE 0000111 WHEN BCD=0111 ELSE 1111111 WHEN BCD=1000 ELSE 1101111 WHEN BCD=1001 ELSE 0000000。 頂層文件library ieee。use 。 k1,k2,k3,k4:in std_logic。 out1,out2,out3,out4:out std_logic_vector(6 downto 0))。architecture bhv of flj issignal h0,h1,h2,h3:std_logic。signal p0,p1,p2,p3:std_logic_vector(3 downto 0)。 ao,bo,co,do:buffer std_logic)。 ponent wx is ——對(duì)wx模塊元件的說(shuō)明port(ai,bi,ci,di,rst:in std_logic。 g1,g2,g3,g4:out std_logic。end ponent。 clko:buffer std_logic)。 ponent countt is ——對(duì)countt模塊元件的說(shuō)明 port(cp,clk1:in std_logic。 q1,q2,q3,q4:out std_logic_vector(3 downto 0))。ponent BCD7 is ——對(duì)BCD7模塊元件的說(shuō)明port (BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 end ponent。 u2:wx port map(k1=k1,k2=k2,k3=k3,k4=k4,ai=h0,bi=h1,ci=h2,di=h3, rst=rst,fb0=s0,g1=g1,g2=g2,g3=g3,g4=g4) u3:sz port map(clki=clk,clko=s1)。 u6:BCD7 port map(bcd=p1,led=out2)。 u8:BCD7 port map(bcd=p3,led=out4)。5 仿真過(guò)程及結(jié)果分析 分頻fp模塊 結(jié)構(gòu)化元件，用以對(duì)于方波頻率的計(jì)數(shù)測(cè)量。圖51 分頻模塊的結(jié)構(gòu)化示意圖其中fb1為預(yù)測(cè)方波輸入信號(hào)，ao，bo，co，do分別為分頻后的四路信號(hào)。 仿真過(guò)程圖52 分頻模塊的編譯過(guò)程圖53 分頻模塊的仿真過(guò)程分頻程序仿真參數(shù)設(shè)定fb1為輸入的預(yù)測(cè)方波信號(hào)，ao，bo，co，do為四個(gè)輸出信號(hào)，分別為對(duì)輸入fb1進(jìn)行分頻后以及本來(lái)方波信號(hào)，由圖中可以看出ao頻率與fb1頻率相同，bo頻率為fb1頻率的1/10，co頻率為fb1頻率的1/100，do頻率為fb1頻率的1/1000。位選程序與分頻程序公共構(gòu)成頻率計(jì)四個(gè)檔位測(cè)量功能。 仿真過(guò)程圖55 位選模塊的編譯過(guò)程圖56 位選模塊的仿真過(guò)程由仿真圖中可以看出，輸入信號(hào)其中k1為高電平，kkk4皆為低電平，則相對(duì)應(yīng)的輸出信號(hào)g1為高電平，fb0波形與第三路輸入信號(hào)ai相同。 時(shí)鐘sz模塊 結(jié)構(gòu)化元件，用以對(duì)于方波頻率的計(jì)數(shù)測(cè)量。圖57 時(shí)鐘模塊的結(jié)構(gòu)化示意圖圖中輸入信號(hào)clki為系統(tǒng)時(shí)鐘頻率，clko為輸出信號(hào)，作為計(jì)數(shù)程序的基準(zhǔn)時(shí)鐘。此部分為計(jì)數(shù)部分輸入時(shí)鐘信號(hào)，作為頻率測(cè)量的基準(zhǔn)信號(hào)。因而系統(tǒng)輸入時(shí)鐘頻率選為8Hz。需要說(shuō)明的是，此處所得到的測(cè)量結(jié)果為頻率計(jì)選擇檔位后的值，即輸出的頻率需要乘以檔位，最終所得到數(shù)據(jù)才為所測(cè)量方波的頻率值。c是進(jìn)位溢出標(biāo)志，對(duì)被測(cè)信號(hào)的脈沖計(jì)數(shù)由4分別作為四位輸出的個(gè)、十、百、千位。如圖所示，在clk1的一個(gè)高電平期間，cp共出現(xiàn)了5次上升沿，估計(jì)數(shù)結(jié)果的個(gè)位Q1為所得數(shù)值5。用四個(gè)數(shù)碼管分別表示千位，百位，十位，個(gè)位，再乘以相應(yīng)檔位，即可得到頻率計(jì)的測(cè)量數(shù)值。圖中BCD[3..0]為經(jīng)過(guò)分頻后的方波計(jì)數(shù)得到的各個(gè)數(shù)位上的數(shù)據(jù)，經(jīng)譯碼轉(zhuǎn)換后由LED[6..0]輸出。 頂層文件 結(jié)構(gòu)化元件該程序分為五個(gè)部分，分別實(shí)現(xiàn)預(yù)定的功能，然后通過(guò)元件例化的方式，組合在一起，編寫頂層文件，組合在一起，形成整個(gè)系統(tǒng)，各功能相互配合以實(shí)現(xiàn)頻率計(jì)的設(shè)計(jì)。然后進(jìn)行編譯，仿真。 文本仿真過(guò)程圖520 頻率計(jì)文本的編譯過(guò)程 圖521 頻率計(jì)文本的仿真過(guò)程 由圖分析 ，頂層文件的仿真輸出結(jié)果與原理圖的仿真輸出結(jié)果相一致，亦驗(yàn)證了其正確性。6 總 結(jié) 仿真過(guò)程中出現(xiàn)的問(wèn)題 在進(jìn)行實(shí)際的仿真前，我對(duì)相關(guān)VHDL的語(yǔ)言描述及相關(guān)仿真環(huán)境進(jìn)行了認(rèn)真的學(xué)習(xí)，在理論上熟練掌握的基礎(chǔ)上，開(kāi)始實(shí)際操作，但在使用MAX+PLUSⅡ的仿真過(guò)程中，亦出現(xiàn)了如下等問(wèn)題，并通過(guò)仔細(xì)的糾錯(cuò)，最終能夠正確完成此課題?！?。 ——,發(fā)生引用錯(cuò)誤?！霈F(xiàn)此問(wèn)題并非安裝錯(cuò)誤，在成功編譯后，需要進(jìn)行“Waveform Editor”，才能使仿真成功運(yùn)行?！獙?duì)于總線和各輸入/出連線的節(jié)點(diǎn)未能正確匹配，造成信號(hào)的傳輸中斷，需要保持兩者間的命名及端口個(gè)數(shù)的相一致。——對(duì)于輸入的定義取值不合適，造成在對(duì)于仿真結(jié)果的分析中，出現(xiàn)此錯(cuò)誤提示。——根據(jù)對(duì)話框的相應(yīng)提示，完成程序的修改，實(shí)現(xiàn)正確的運(yùn)行結(jié)果。該頻率計(jì)包括四個(gè)檔位，擁有一個(gè)整體的復(fù)位控制。但在查閱了相關(guān)資料后,我逐步地不斷完善頻率計(jì)的原理框圖，最終進(jìn)行了仿真實(shí)驗(yàn)。在整個(gè)過(guò)程中，從相關(guān)資料的收集到硬件語(yǔ)言的學(xué)習(xí)，我都受益良多。學(xué)會(huì)了并熟練掌握了用MAX+PLUSⅡ進(jìn)行相關(guān)仿真的一般過(guò)程。但是還存在一定的不足。方案一中，對(duì)于輸出檔位的顯示，可在后續(xù)電路中接入LED指示燈進(jìn)行相應(yīng)的檔位選擇顯示，或者將這些四位輸出在經(jīng)七位碼的轉(zhuǎn)換之后，經(jīng)數(shù)碼顯示管而直接得出檔位的選擇指示。但由于此思路相對(duì)復(fù)雜，故只做了理論方面的具體分析。而目前，對(duì)于頻率測(cè)量方面的研究已相對(duì)成熟，已基本能滿足各種不同的需求。致 謝時(shí)光荏苒，如白駒過(guò)隙，大學(xué)生涯已接近尾聲。這學(xué)期的畢業(yè)設(shè)計(jì)也已經(jīng)落下帷幕。在此，我對(duì)于一路走來(lái)那些熱忱幫助、支持我的老師及同學(xué)表示衷心的感謝！首先，我最衷心地感謝我的指導(dǎo)老師***老師。此外，從***老師言傳身教中掌握的對(duì)專業(yè)知識(shí)的學(xué)習(xí)方法上也令我受益終生。然后，感謝我的同學(xué)和朋友在學(xué)習(xí)和生活上給予我的支持和幫助。在相互溝通交流的過(guò)程中，感受著來(lái)自不同文化背景下的個(gè)人魅力，時(shí)刻激勵(lì)著我不斷向前努力。在這重要的四年里，我在這一片沃土上，不斷的汲取知識(shí)的養(yǎng)分，充實(shí)自己。在學(xué)校里獲得的這些寶貴的財(cái)富，為我走進(jìn)社會(huì)成為一名優(yōu)秀的青年打下了堅(jiān)實(shí)的基礎(chǔ)。他們幾十年如一日，無(wú)怨無(wú)悔地為我付出著。在我完成畢業(yè)設(shè)計(jì)期間，他們依然一如既往地支持著我，時(shí)刻在精神和生活上鼓勵(lì)著我，從而使我的論文能夠順利地完成。附錄 等精度頻率計(jì)方案二的簡(jiǎn)介對(duì)于此方案，根據(jù)前面對(duì)其系統(tǒng)原理的分析，可得整體連接圖如下：：clkx：被測(cè)信號(hào)(也是整個(gè)系統(tǒng)的時(shí)鐘信號(hào))；clkc：標(biāo)準(zhǔn)信號(hào)(所選的標(biāo)準(zhǔn)信號(hào)頻率為10MHz）；clr：清零信號(hào)；tp：預(yù)置的閘門信號(hào)；en：計(jì)數(shù)器的使能信號(hào)；qc[31..0],qx[31..0]：32位計(jì)數(shù)器的輸出信號(hào)；s0,s1,s2：數(shù)據(jù)選擇器的控制信號(hào)；y:整個(gè)系統(tǒng)的輸出信號(hào)；：觸發(fā)模塊、計(jì)數(shù)模塊（由標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)器和被測(cè)信號(hào)的計(jì)數(shù)器組成）、數(shù)據(jù)選擇模塊。如果在clk高電平期間輸入端出現(xiàn)干擾信號(hào)，那么就有可能使觸發(fā)器的狀態(tài)出錯(cuò)。這樣，輸入端受干擾的時(shí)間大大縮短，受干擾的可能性就降低了，因此在這里選擇D觸發(fā)器來(lái)控制實(shí)際閘門信號(hào)。每次開(kāi)始測(cè)量時(shí)，由預(yù)置的閘門信號(hào)和被測(cè)信號(hào)共同控制D觸發(fā)器，輸出用以控制計(jì)數(shù)器開(kāi)閉的使能信號(hào)en。當(dāng) D觸發(fā)器輸出的en是高電平時(shí)開(kāi)啟計(jì)數(shù)器并開(kāi)始計(jì)數(shù)；反之當(dāng) en是低電平時(shí)，關(guān)閉計(jì)數(shù)器并停止計(jì)數(shù)。USE 。USE 。 定義被測(cè)信號(hào)作為時(shí)鐘信號(hào)； clr: IN STD_LOGIC。 定義預(yù)置閘門信號(hào)； en: OUT STD_LOGIC )。ARCHITECTURE clrdff_behav OF clrdff IS BEGIN PROCESS(clkx,clr) 進(jìn)程中的敏感信號(hào) BEGIN IF (clr =39。) THEN 設(shè)置清零信號(hào) en = 39。 ELSIF (clkx39。139。 輸出實(shí)際的閘門信號(hào) END IF。END clrdff_behav。在每一次測(cè)量前都要對(duì)計(jì)數(shù)器清零之后才開(kāi)始計(jì)數(shù)，避免之前的計(jì)數(shù)結(jié)果帶來(lái)的影響。USE 。USE 。 定義標(biāo)準(zhǔn)信號(hào) clr: IN STD_LOGIC。 定義使能信號(hào) qc: OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 ARCHITECTURE tc_rtl OF tc IS SIGNAL temp_tc: STD_LOGIC_VECTOR(31 DOWNTO 0)。 對(duì)變量進(jìn)行賦值 PROCESS(clkc,clr) BEGIN IF (clr=39。) THEN 計(jì)數(shù)器清零 temp_tc = ( others=39。)。EVENT AND clkc =39。) THEN 檢測(cè)時(shí)鐘信號(hào)上升沿 IF (en=39。) THEN 檢測(cè)是否允許計(jì)數(shù) IF (temp_tc=1000000000) THEN 檢測(cè)是否溢出 temp_tc = ( others=39。)。 對(duì)標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù) END IF。 END IF。 END tc_rt1。USE 。USE 。 clr: IN STD_LOGIC。 qx: OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 ARCHITECTURE tx_rtl OF tx IS SIGNAL temp_tx: STD_LOGIC_VECTOR(31 DOWNTO 0)。 PROCESS(clkx,clr) BEGIN IF (clr=39。) THEN temp_tx = ( others=39。)。EVENT AND clkx =39。) THEN IF (en=39。) THEN IF ( temp_tx =1000000000) THEN temp_tx = ( others=39。)。 END IF。 END IF。 END tx_rt1。在每次計(jì)數(shù)結(jié)束后會(huì)從計(jì)數(shù)器送出八位的十六進(jìn)制數(shù)，由s2,s1,s0三個(gè)端口預(yù)先設(shè)置來(lái)選擇所需要數(shù)據(jù)并送入唯一的公共數(shù)據(jù)通道y[7..0]上，標(biāo)準(zhǔn)頻率的計(jì)數(shù)值由d[7..0],c[7..0],b[7..0],a[7..0]四個(gè)端口從高位到低位的順序輸入計(jì)數(shù)值，而被測(cè)頻率的計(jì)數(shù)值則由h[7..0],g[7..0],f[7..0],e[7..0]四個(gè)端口也是從高位到低位的順序輸入計(jì)數(shù)值。s1amp。故本次設(shè)計(jì)的數(shù)據(jù)選擇器模塊是一個(gè)八選一的多路選擇模塊數(shù)據(jù)選擇器的VHDL源程序如下：LIBRARY IEEE。USE 。ENTITY mux ISPORT( a: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 c: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 e: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 g: