【正文】 then g1=39。 fb0=39。g3=39。039。 ——當(dāng)選擇2檔位時，即對被測信號10分頻，使輸出信號與bi一致elsif(k3=39。g4=39。039。end bhv。beginif(clki39。end process。 ——定義輸入輸出變量end countt。139。 end if。 t_100=0000。 t=39。039。 C=t。 ——定義譯碼顯示的轉(zhuǎn)換規(guī)則END ART。 ——實體中的端口說明end flj。 k1,k2,k3,k4:in std_logic。 c:out std_logic。 u4:count port map(cp=s0,clk1=s1,c=c0,q1=p0,q2=p1,q3=p2,q4=p3)u5:BCD7 port map(bcd=p0,led=out1)。該部分用以實現(xiàn)對預(yù)測試的方波進行10倍，100倍，1000倍的分頻，以及本來方波信號共計四路方波信號的輸出。則需要對輸入的時鐘頻率進行分頻，本系統(tǒng)中選擇8Hz的輸入時鐘，則需要對其進行16倍的分頻。圖510 計數(shù)模塊的結(jié)構(gòu)化示意圖圖中cp為經(jīng)過選檔后的方波信號。 仿真過程圖514 顯示模塊的編譯過程圖515 顯示模塊的仿真過程 分析上圖可知，輸出的數(shù)碼顯示結(jié)果與程序中所對應(yīng)的譯碼規(guī)則相一致，如當(dāng)輸入的BCD碼為7時，則對應(yīng)的輸出即為“0000111”，用十六進制表示為“07”，能夠?qū)崿F(xiàn)所需功能，完成設(shè)計要求。“Waveform Editor”的編譯過程中，輸出波形的不合理性。經(jīng)過對結(jié)果的分析，此次設(shè)計基本符合設(shè)計要求。方案二中，只對實現(xiàn)等精度的過程進行介紹，也可繼續(xù)討論附加后續(xù)譯碼顯示輸出的部分。在*****大學(xué)的這段求學(xué)經(jīng)歷中，我完成了本科階段的學(xué)習(xí)，并按時完成了畢業(yè)設(shè)計及論文。同樣，也十分感謝*******，能夠提倡如此之好的學(xué)術(shù)氛圍。還要感謝所有關(guān)心我、幫助我、支持我，但這里還沒有提及的人們，謝謝你們！所有的這些鼓勵和支持都將在我以后的人生道路上給予我莫大的激勵，使我更加有信心與動力書寫自己美好的人生，不斷地挑戰(zhàn)自我、追求卓越、創(chuàng)造輝煌、成為一名優(yōu)秀的青年。在每一次計數(shù)開始時可以給出一個清零信號，檢測同步脈沖信號，準備輸出使能信號en。 定義清零信號； tp: IN STD_LOGIC。EVENT AND clkx =39。標準信號計數(shù)器的VHDL源程序如下：LIBRARY IEEE。 計數(shù)器的輸出END tc。 ELSIF (clkc39。 ELSE temp_tc = temp_tc +1。USE 。 BEGIN qx=temp_tx。139。 END IF。s0=111時，h[7..0]的值被選中由y[7..0]輸出。 d: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 b: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。如當(dāng)s2s1s0=000時,a[7..0]的值被選中由y[7..0]輸出；當(dāng)s2s1s0=001時，b[7..0]的值被選中由y[7..0]輸出；依此類推，當(dāng)s2amp。 ELSE temp_tx = temp_tx+1。 ELSIF (clkx39。 END tx。被測信號計數(shù)器的VHDL源程序如下：LIBRARY IEEE。039。039。 定義清零信號 en: IN STD_LOGIC。；每次測量時，用由D觸發(fā)器所產(chǎn)生的使能信號控制開啟計數(shù)器，對輸入的脈沖信號計數(shù)，在閘門信號結(jié)束時將計數(shù)結(jié)果由數(shù)據(jù)選擇器選擇輸出。039。ENTITY clrdff ISPORT( clkx: IN STD_LOGIC。觸發(fā)模塊的主要功能就是輸出一個使能信號來控制計數(shù)器的開閉。對于我的成長他們嘔心瀝血，傾注了太多的辛酸。大家能夠相聚在*****大學(xué)，共同度過人生中最美好而短暫的四年，相互扶持，共同進步。在這四年的在校學(xué)習(xí)生活里，能得到老師的諄諄教誨，同學(xué)的支持鼓勵，讓我不斷地進步成長，確實獲益頗多。對于本次設(shè)計還有可以擴展的地方。 其間，我亦遇到許多問題，諸如整個系統(tǒng)核心模塊計數(shù)過程的實現(xiàn)，時鐘頻率的設(shè)定，將整形數(shù)據(jù)轉(zhuǎn)換成BCD碼顯示的算法等等。，提示“未有與輸入/出信號進入/出相應(yīng)的節(jié)點”無法形成正確的信號傳輸路線。此外，本設(shè)計還能實現(xiàn)總體復(fù)位功能，可看出當(dāng)復(fù)位信號rst為高電平時，所有的輸出都會置零或變?yōu)榈碗娖健D513 顯示模塊的結(jié)構(gòu)化示意圖本設(shè)計中，需要使用四個相同的BCD7例化元件，分別表示十進制數(shù)的千位、百位、十位、個位的數(shù)值。 計數(shù)countt模塊 結(jié)構(gòu)化元件該部分為本次課程簡易頻率計系統(tǒng)設(shè)計的核心部分，此處程序?qū)崿F(xiàn)對于方波頻率的測量。當(dāng)復(fù)位信號有一正脈沖，即當(dāng)為高電平時，所有的輸出信號皆為低電平。則需要對輸入的時鐘頻率進行分頻，本系統(tǒng)中選擇8Hz的輸入時鐘，則需要對其進行16倍的分頻。 begin ——開始元件例化 u1:fp port map(fb1=fb,ao=h0,bo=h1,co=h2,do=h3)。 end ponent。 end ponent。 g1,g2,g3,g4,c0:out std_logic。 ——定義輸入輸出變量 END。 Q3=t_100。 t_1000=0000。 t_100=0000。 if(t_100=1001 and t_10=1001 and t_1=1001)then t_1=0000。 ——當(dāng)個位計數(shù)滿9且繼續(xù)有被測信號的計數(shù)脈沖出現(xiàn)時，此時將此位歸0，且向十位進一 else t_1=t_1+39。 begin process(CP,clk1) ——以輸入信號為進程的敏感變量 begin if(CP39。 C:out std_logic。 end if。 ——定義輸入輸出變量end sz。 ——當(dāng)選擇4檔位時，即對被測信號1000分頻，使輸出信號與di一致end if。039。g3=39。039。139。g2=39。g4=39。architecture bhv of wx isbegin process(rst,k1,k2,k3,k4,ai,bi,ci,di)beginif(rst=39。end bhv。 ——完成對被測信號的10分頻，并由bo輸出if(nu1=50)then co=not co。event and fb1=39。 分頻程序library ieee。 END IF。)。 ELSIF CLK39。 COUT:OUT STD_LOGIC)。 計數(shù)模塊的方案整個頻率計的設(shè)計中，最核心的模塊即為對被測信號的計數(shù)模塊。 換檔模塊的方案 本設(shè)計加入了可根據(jù)實際需求選擇不同檔位的功能，使最終的頻率顯示分為100、1000檔的不同選擇。 end if。event and clk=39。use 。斷言語句(ASSERT)和報告語句(REPORT)用于仿真時給出的一些信息。 VHDL的語法（1）VHDL的語言要素是編程語句的基本要素，主要包含VHDL的文字規(guī)則、數(shù)據(jù)對象、數(shù)據(jù)類型、類型轉(zhuǎn)換、操作符等規(guī)定。 一個實體可以有多個結(jié)構(gòu)體，但同一結(jié)構(gòu)體只有描述一個實體。 VHDL程序結(jié)構(gòu)一個完整的VHDL程序通常包含庫(Library)、程序包(Package)、實體(Entity)、結(jié)構(gòu)體(Architecture)和配置(Configuration)5個組成部分。為了實現(xiàn)正確的邏輯設(shè)計，檢驗過程是必不可少的一個環(huán)節(jié)。文本設(shè)計輸入的步驟：選擇File/Project/Name,打開“指定項目名稱”對話框，輸入設(shè)計項目名稱；在MAX+PLUSⅡ的New對話框選擇Text Editor File項，并單擊Ok按鈕，打開一個無標題的Text Editor窗口；在此文本編輯窗口下輸入由VHDL語言描述的文本文件；文本輸入完成后，可按圖形方式進行保存，用AHDL語言輸入時，,用VHDL語言輸入時，用Verilog HDL語言描述時。 Options菜單 設(shè)置MAX+PLUSⅡ軟件本身的一些參數(shù)。標題欄 用來指明當(dāng)前編輯文件的名稱及路徑。（2）MAX+PLUSⅡ軟件設(shè)計流程設(shè)計輸入項目編譯設(shè)計仿真器件編程系統(tǒng)測試設(shè)計修改圖21 MAX+PLUSⅡ軟件的設(shè)計流程設(shè)計輸入 可以采用原理圖輸入、HDL語言描述、EDIF網(wǎng)表讀入及波形輸入等方式。單擊OK按鈕，就可以正常使用MAX+PLUSⅡ軟件了。它提供了與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，支持FLEX、MAX、Classic系列器件，可在多種平臺上運行。 若忽略標準頻率fs的誤差，則等精度測頻可能產(chǎn)生的相對誤差為：δ=（｜fxcfx｜/fxe）*100%,其中，fxe為被測信號頻率的準確值。 CNT1和CNT2是兩個可控計數(shù)器，標準頻率信號從CNT1的時鐘輸入端CLK輸入，被測信號從CNT2的時鐘輸入端CLK輸入。然后預(yù)置閘門關(guān)閉信號(下降沿)到時，計數(shù)器并不立即停止計數(shù)，而是等到被測信號的上升沿到來時才結(jié)束計數(shù)，完成一次測量過程。而采取等精度測頻法是針對以上所出現(xiàn)的問題提出來的相應(yīng)解決方案。三是等精度頻率測量法。 Fx: Clock:圖11 直接測頻原理圖Fx：被測信號 Clock：時鐘信號若某一信號在閘門開通時間T秒內(nèi)重復(fù)變化了N次，則該信號頻率值為： 這種直接測頻法的相對誤差是： 由上式可知，由于測頻時閘門時間的開起時刻與計數(shù)脈沖之間的時間不相關(guān)，當(dāng)閘門開啟時間T接近甚至等于被測信號周期Tx的整數(shù)倍時，量化誤差最大為177。閘門時間越長，所測的頻率值就越準確；但閘門時間越長，每次測量頻率時間隔也就越長。頻譜儀雖然可以準確的測量頻率并顯示被測信號的頻譜，但是其測量速度較慢，無法實時快速的跟蹤并且捕捉到被測信號頻率的變化。此頻率計包括4個不同的檔位，具有總體復(fù)位功能。以VHDL語言為代表的硬件描述語言具有強大的行為描述能力和多層次的仿真模擬，程序結(jié)構(gòu)規(guī)范，設(shè)計效率較高。 then, the pletion of the function of the core module counter will plete the frequency measurement of the measured signal。在詳細介紹了所設(shè)計的電路原理及對MAX+PLUSⅡ的軟件概述后，開始整個設(shè)計過程。不僅如此，現(xiàn)代電子產(chǎn)品正以前所未有的革新速度，向著功能多樣化、體積小型化、功耗最低化的方向迅速發(fā)展。目前，國內(nèi)外的數(shù)字頻率計的分類很多，其技術(shù)已相對成熟，在應(yīng)用技術(shù)領(lǐng)域已可將測頻上限擴展到微波波段。由于本人水平有限，本文難免有不足之處，敬請各位讀者批評、指正。頻率計能夠快速地捕捉到晶體振蕩器輸出頻率的變化，用戶也可以通過使用頻率計從而迅速地發(fā)現(xiàn)有故障的晶振產(chǎn)品，確保產(chǎn)品質(zhì)量。數(shù)字頻率計測頻有三種方式：一是直接測頻法，即在給定的閘門時間內(nèi)測量被測信號的脈沖個數(shù)。這種方法的計數(shù)會產(chǎn)生最大為177。對于直接測頻法來說，由于是對被測頻率信號的計數(shù)器總存在177。 從狹義上講，測量的等精度是在直接測頻的基礎(chǔ)上發(fā)展起來的。 設(shè)計方案分析數(shù)字頻率計的功能，確定設(shè)計方案，完成功能模塊的劃分，在采用最佳方案完成用VHDL語言描述底層模塊、頂層模塊的設(shè)計后，用原理圖的方法完成了對頂層模塊設(shè)計的驗證，并分別對各個模塊以及頂層模塊進行仿真分析。當(dāng)預(yù)置門信號為低電平時，下一個的被測信號的上升沿將使兩個計數(shù)器同時關(guān)閉，所測得的頻率為(FS/NS)*NX。 根據(jù)上述分析，測量頻率的相對誤差與被測信號頻率的大小無關(guān)，僅與閘門時間和標準信號頻率有關(guān)，即實現(xiàn)了整個頻率測試段的等精度測量。 MAX+PLUSⅡ的安裝 （1）MAX+PLUSⅡ的版本MAX+PLUSⅡ軟件可以按使用平臺分為PC機版和工作站版，按使用對象可分為商業(yè)版、基本版和學(xué)生版。另外，還可以利用第三方EDA工具生成的網(wǎng)表文件輸入，輸入法不同生成的設(shè)計文件也不同，設(shè)計者可根據(jù)自己的實際需求選擇使用。后仿真將編譯產(chǎn)生的延時信息加入到設(shè)計中，進行布局布線后的仿真，是與實際器件工作時情況基本相同的仿真。工具欄 緊鄰菜單欄下方，是各菜單功能的快捷按鈕組合區(qū)。由于通過原理圖可以清楚地看到組成設(shè)計項目的各個模塊之間的關(guān)系，因此頂層文件通常用圖形輸入方式來創(chuàng)建。在層次設(shè)計中，通常將項目分成若干個模塊，這此模塊大致可分為兩類：頂層模塊和底層模塊。定時分析重點是檢查設(shè)計的內(nèi)容定時及器件的最高工作頻率是否符合設(shè)計要求。對于一個完整的VHDL程序(設(shè)計實體)，要求能為VHDL綜合器所接受，并能作為一個獨立設(shè)計單元，即以元件的形式存在的VHDL程序。庫的種類分為設(shè)計庫、資源庫。流程控制語句(IF、CASE、LOOP、NEXT、EXIT)、等待語句(WAIT)、返回語句(R