【正文】 z，the different gear election。本設(shè)計主要針對4位顯示的數(shù)字頻率計，實現(xiàn)對于1Hz～10MHz的方波信號進行測量。通常情況下是計算單位時間內(nèi)待測信號的脈沖個數(shù)，其中單位時間可以設(shè)置成大于或小于一秒。l誤差對于測周期的精確度影響就會越小；標準信號的頻率越高，測周期的誤差也會越小。首先給出閘門開啟信號(預(yù)置閘門上升沿)，此時計數(shù)器并不開始計數(shù)，而是等到被測信號的上升沿到來時，計數(shù)器才開始計數(shù)。標準信號的頻率設(shè)為fs，則被測信號的頻率為：fx=(Nx/Ns)*fs。單擊Browse按鈕在跳出的License File or Server Name 。（1）工作界面MAX+PLUSⅡ管理器的上部是標題欄、菜單欄、主工具欄、下部是狀態(tài)欄、中間是工作區(qū)。這幾種語言都是用文本進行設(shè)計的，它們的輸入方式既有共同之處，又有各自的特點 ，設(shè)計人員可根據(jù)實際情況選擇使用。其中，VHDL(Very High Speed Integrated Circuit Hardware Description Language) 是超高速集成電路硬件描述語言，主要用于數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，是最具有推廣前景的HDL。即配置主要是為頂層設(shè)計實體指定結(jié)構(gòu)體，或為參與例化的元件實體指定所希望的結(jié)構(gòu)體，以層次方式來對元件例化作結(jié)構(gòu)配置。如：library ieee。039。由于對在數(shù)字電路中，對分頻的完成比對倍頻的完成較易實現(xiàn)，在能同樣達到設(shè)計要求的情況下，選擇方案二，通過較簡單的分頻思想來實現(xiàn)此功能的設(shè)計要求。)。039。beginif(fb139。end process。039。 ——當選擇1檔位時，即對被測信號1分頻，使輸出信號與ai一致elsif(k2=39。039。 fb0=di。 count:=0。 signal t:std_logic。 ——當個位與十位均為9時，且仍有后續(xù)計數(shù)脈沖的出現(xiàn)，則將這兩位均歸0，同時向百位進一 end if。 t_100=0000。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 ao,bo,co,do:buffer std_logic)。 end ponent。 仿真過程圖55 位選模塊的編譯過程圖56 位選模塊的仿真過程由仿真圖中可以看出，輸入信號其中k1為高電平，kkk4皆為低電平，則相對應(yīng)的輸出信號g1為高電平，fb0波形與第三路輸入信號ai相同。用四個數(shù)碼管分別表示千位，百位，十位，個位，再乘以相應(yīng)檔位，即可得到頻率計的測量數(shù)值。——出現(xiàn)此問題并非安裝錯誤，在成功編譯后，需要進行“Waveform Editor”，才能使仿真成功運行。但是還存在一定的不足。然后，感謝我的同學和朋友在學習和生活上給予我的支持和幫助。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低了，因此在這里選擇D觸發(fā)器來控制實際閘門信號。) THEN 設(shè)置清零信號 en = 39。 定義標準信號 clr: IN STD_LOGIC。) THEN 檢測是否允許計數(shù) IF (temp_tc=1000000000) THEN 檢測是否溢出 temp_tc = ( others=39。 qx: OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。)。ENTITY mux ISPORT( a: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。故本次設(shè)計的數(shù)據(jù)選擇器模塊是一個八選一的多路選擇模塊數(shù)據(jù)選擇器的VHDL源程序如下：LIBRARY IEEE。) THEN IF (en=39。USE 。EVENT AND clkc =39。USE 。 定義預(yù)置閘門信號； en: OUT STD_LOGIC )。附錄 等精度頻率計方案二的簡介對于此方案，根據(jù)前面對其系統(tǒng)原理的分析，可得整體連接圖如下：：clkx：被測信號(也是整個系統(tǒng)的時鐘信號)；clkc：標準信號(所選的標準信號頻率為10MHz）；clr：清零信號；tp：預(yù)置的閘門信號；en：計數(shù)器的使能信號；qc[31..0],qx[31..0]：32位計數(shù)器的輸出信號；s0,s1,s2：數(shù)據(jù)選擇器的控制信號；y:整個系統(tǒng)的輸出信號；：觸發(fā)模塊、計數(shù)模塊（由標準信號的計數(shù)器和被測信號的計數(shù)器組成）、數(shù)據(jù)選擇模塊。在此，我對于一路走來那些熱忱幫助、支持我的老師及同學表示衷心的感謝！首先，我最衷心地感謝我的指導(dǎo)老師***老師。在整個過程中，從相關(guān)資料的收集到硬件語言的學習，我都受益良多?！是進位溢出標志，對被測信號的脈沖計數(shù)由4分別作為四位輸出的個、十、百、千位。 仿真過程圖52 分頻模塊的編譯過程圖53 分頻模塊的仿真過程分頻程序仿真參數(shù)設(shè)定fb1為輸入的預(yù)測方波信號，ao，bo，co，do為四個輸出信號，分別為對輸入fb1進行分頻后以及本來方波信號，由圖中可以看出ao頻率與fb1頻率相同，bo頻率為fb1頻率的1/10，co頻率為fb1頻率的1/100，do頻率為fb1頻率的1/1000。 q1,q2,q3,q4:out std_logic_vector(3 downto 0))。architecture bhv of flj issignal h0,h1,h2,h3:std_logic。end countt。139。 if(t_10=1001 and t_1=1001)then t_1=0000。 architecture countt of countt is signal t_1:std_logic_vector(3 downto 0)。event and clki=39。g3=39。139。039。039。 ——完成對被測信號的100分頻，并由co輸出if(nu2=500)then do=not do。 ——輸入端口 ao,bo,co,do:buffer std_logic)。 END IF。 BEGIN IF RST=39。進行實現(xiàn)此設(shè)計要求。139。 時鐘模塊的方案 在本次頻率計的設(shè)計仿真中，需要對計數(shù)模塊提供高電平為1s 的基準周期，用于計數(shù)在此期間內(nèi)被測方波信號的脈沖個數(shù)，最終得到被測信號頻率的目的。庫的種類分為設(shè)計庫、資源庫。定時分析重點是檢查設(shè)計的內(nèi)容定時及器件的最高工作頻率是否符合設(shè)計要求。由于通過原理圖可以清楚地看到組成設(shè)計項目的各個模塊之間的關(guān)系，因此頂層文件通常用圖形輸入方式來創(chuàng)建。后仿真將編譯產(chǎn)生的延時信息加入到設(shè)計中，進行布局布線后的仿真，是與實際器件工作時情況基本相同的仿真。 MAX+PLUSⅡ的安裝 （1）MAX+PLUSⅡ的版本MAX+PLUSⅡ軟件可以按使用平臺分為PC機版和工作站版，按使用對象可分為商業(yè)版、基本版和學生版。當預(yù)置門信號為低電平時，下一個的被測信號的上升沿將使兩個計數(shù)器同時關(guān)閉，所測得的頻率為(FS/NS)*NX。 從狹義上講，測量的等精度是在直接測頻的基礎(chǔ)上發(fā)展起來的。這種方法的計數(shù)會產(chǎn)生最大為177。頻率計能夠快速地捕捉到晶體振蕩器輸出頻率的變化，用戶也可以通過使用頻率計從而迅速地發(fā)現(xiàn)有故障的晶振產(chǎn)品，確保產(chǎn)品質(zhì)量。目前，國內(nèi)外的數(shù)字頻率計的分類很多，其技術(shù)已相對成熟，在應(yīng)用技術(shù)領(lǐng)域已可將測頻上限擴展到微波波段。在詳細介紹了所設(shè)計的電路原理及對MAX+PLUSⅡ的軟件概述后，開始整個設(shè)計過程。以VHDL語言為代表的硬件描述語言具有強大的行為描述能力和多層次的仿真模擬，程序結(jié)構(gòu)規(guī)范，設(shè)計效率較高。頻譜儀雖然可以準確的測量頻率并顯示被測信號的頻譜，但是其測量速度較慢，無法實時快速的跟蹤并且捕捉到被測信號頻率的變化。 Fx: Clock:圖11 直接測頻原理圖Fx：被測信號 Clock：時鐘信號若某一信號在閘門開通時間T秒內(nèi)重復(fù)變化了N次，則該信號頻率值為： 這種直接測頻法的相對誤差是： 由上式可知，由于測頻時閘門時間的開起時刻與計數(shù)脈沖之間的時間不相關(guān)，當閘門開啟時間T接近甚至等于被測信號周期Tx的整數(shù)倍時，量化誤差最大為177。而采取等精度測頻法是針對以上所出現(xiàn)的問題提出來的相應(yīng)解決方案。 CNT1和CNT2是兩個可控計數(shù)器，標準頻率信號從CNT1的時鐘輸入端CLK輸入，被測信號從CNT2的時鐘輸入端CLK輸入。它提供了與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，支持FLEX、MAX、Classic系列器件，可在多種平臺上運行。（2）MAX+PLUSⅡ軟件設(shè)計流程設(shè)計輸入項目編譯設(shè)計仿真器件編程系統(tǒng)測試設(shè)計修改圖21 MAX+PLUSⅡ軟件的設(shè)計流程設(shè)計輸入 可以采用原理圖輸入、HDL語言描述、EDIF網(wǎng)表讀入及波形輸入等方式。 Options菜單 設(shè)置MAX+PLUSⅡ軟件本身的一些參數(shù)。為了實現(xiàn)正確的邏輯設(shè)計，檢驗過程是必不可少的一個環(huán)節(jié)。 一個實體可以有多個結(jié)構(gòu)體，但同一結(jié)構(gòu)體只有描述一個實體。斷言語句(ASSERT)和報告語句(REPORT)用于仿真時給出的一些信息。event and clk=39。 換檔模塊的方案 本設(shè)計加入了可根據(jù)實際需求選擇不同檔位的功能，使最終的頻率顯示分為100、1000檔的不同選擇。 COUT:OUT STD_LOGIC)。)。 分頻程序library ieee。 ——完成對被測信號的10分頻，并由bo輸出if(nu1=50)then co=not co。architecture bhv of wx isbegin process(rst,k1,k2,k3,k4,ai,bi,ci,di)beginif(rst=39。g2=39。039。039。 ——定義輸入輸出變量end sz。 C:out std_logic。 ——當個位計數(shù)滿9且繼續(xù)有被測信號的計數(shù)脈沖出現(xiàn)時，此時將此位歸0，且向十位進一 else t_1=t_1+39。 t_100=0000。 Q3=t_100。 g1,g2,g3,g4,c0:out std_logic。 end ponent。則需要對輸入的時鐘頻率進行分頻，本系統(tǒng)中選擇8Hz的輸入時鐘，則需要對其進行16倍的分頻。 計數(shù)countt模塊 結(jié)構(gòu)化元件該部分為本次課程簡易頻率計系統(tǒng)設(shè)計的核心部分，此處程序?qū)崿F(xiàn)對于方波頻率的測量。此外，本設(shè)計還能實現(xiàn)總體復(fù)位功能，可看出當復(fù)位信號rst為高電平時，所有的輸出都會置零或變?yōu)榈碗娖健?其間，我亦遇到許多問題，諸如整個系統(tǒng)核心模塊計數(shù)過程的實現(xiàn)，時鐘頻率的設(shè)定，將整形數(shù)據(jù)轉(zhuǎn)換成BCD碼顯示的算法等等。在這四年的在校學習生活里，能得到老師的諄諄教誨，同學的支持鼓勵，讓我不斷地進步成長，確實獲益頗多。對于我的成長他們嘔心瀝血，傾注了太多的辛酸。ENTITY clrdff ISPORT( clkx: IN STD_LOGIC。；每次測量時，用由D觸發(fā)器所產(chǎn)生的使能信號控制開啟計數(shù)器，對輸入的脈沖信號計數(shù)，在閘門信號結(jié)束時將計數(shù)結(jié)果由數(shù)據(jù)選擇器選擇輸出。039。被測信號計數(shù)器的VHDL源程序如下：LIBRARY IEEE。 ELSIF (clkx39。如當s2s1s0=000時,a[7..0]的值被選中由y[7..0]輸出；當s2s1s0=001時，b[7..0]的值被選中由y[7..0]輸出；依此類推，當s2amp。 d: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END IF。 BEGIN qx=temp_tx。 ELSE temp_tc = temp_tc +1。 計數(shù)器的輸出END tc。EVENT AND clkx =39。在每一次計數(shù)開始時可以給出一個清零信號，檢測同步脈沖信號，準備輸出使能信號en。同樣，也十分感謝*******，能夠提倡如此之好的學術(shù)氛圍。方案二中，只對實現(xiàn)等精度的過程進行介紹，也可繼續(xù)討論附加后續(xù)譯碼顯示輸出的部分?！癢aveform Editor”的編譯過程中，輸出波形的不合理性。 仿真過程圖514 顯示模塊的編譯過程圖515 顯示模塊的仿真過程 分析上圖可知，輸出的數(shù)碼顯示結(jié)果與程序中所對應(yīng)的譯碼規(guī)則相一致，如當輸入的BCD碼為7時，則對應(yīng)的輸出即為“0000111”，用十六進制表示為“07”，能夠?qū)崿F(xiàn)所需功能，完成設(shè)計要求。則需要對輸入的時鐘頻率進行分頻，本系統(tǒng)中選擇8Hz的輸入時鐘，則需要對其進行16倍的分頻。 u4:count port map(cp=s0,clk1=s1,c=c0,q1=p0,q2=p1,q3=p2,q4=p3)u5:BCD7 port map(bcd=p