【正文】 被測信號計數(shù)所產(chǎn)生177。1個的誤差，并且達(dá)到了在整個測試頻段的等精度測量。在測量過程中，有兩個計數(shù)器分別對標(biāo)準(zhǔn)信號和被測信號同時計數(shù)。首先給出閘門開啟信號(預(yù)置閘門上升沿)，此時計數(shù)器并不開始計數(shù)，而是等到被測信號的上升沿到來時，計數(shù)器才開始計數(shù)。然后預(yù)置閘門關(guān)閉信號(下降沿)到時，計數(shù)器并不立即停止計數(shù)，而是等到被測信號的上升沿到來時才結(jié)束計數(shù)，完成一次測量過程。可得出，實際閘門時間t與預(yù)置閘門時間t1并不嚴(yán)格相等地，但差值不超過被測信號的一個周期。本設(shè)計從廣義和狹義兩個方面均進(jìn)行了測量頻率的討論。 設(shè)計方案分析數(shù)字頻率計的功能，確定設(shè)計方案，完成功能模塊的劃分，在采用最佳方案完成用VHDL語言描述底層模塊、頂層模塊的設(shè)計后，用原理圖的方法完成了對頂層模塊設(shè)計的驗證，并分別對各個模塊以及頂層模塊進(jìn)行仿真分析。方案一：根據(jù)設(shè)計要求，提出廣義上等精度數(shù)字頻率計系統(tǒng)實際方案。分頻模塊位選模塊計數(shù)模塊時鐘模塊顯示模塊FxClock圖13 方案一實現(xiàn)的原理分頻模塊 (fp)：可將輸入信號的頻率進(jìn)行100、1000不等的分頻輸出；位選模塊 (wx)：根據(jù)實際需要選擇不同分頻所對應(yīng)的4檔位；時鐘模塊 (sz)：，即高電平為1s的計數(shù)周期；計數(shù)模塊 (countt)：完成對被測信號頻率的測量，以4位二進(jìn)制數(shù)碼的形式輸出；顯示模塊（bcd7）：將4位bcd碼轉(zhuǎn)化成7位碼用于實際數(shù)碼顯示管的譯碼輸出；設(shè)計功能：四位十進(jìn)制數(shù)頻率計，其頻率測量范圍為1Hz～10MHz。分為100、1000檔的頻率顯示。方案二：狹義上等精度頻率計的設(shè)計方案原理。 CNT1和CNT2是兩個可控計數(shù)器，標(biāo)準(zhǔn)頻率信號從CNT1的時鐘輸入端CLK輸入，被測信號從CNT2的時鐘輸入端CLK輸入。當(dāng)預(yù)置門控信號為高電平時，被測信號的上升沿通過D觸發(fā)器的Q端同時啟動CNT1和CNT2。CNTCNT2同時對標(biāo)準(zhǔn)頻率信號和被測信號進(jìn)行計數(shù)，分別為NS和NX。當(dāng)預(yù)置門信號為低電平時，下一個的被測信號的上升沿將使兩個計數(shù)器同時關(guān)閉，所測得的頻率為(FS/NS)*NX。則等精度測量方法的測量精度與預(yù)置門寬度的標(biāo)準(zhǔn)頻率有關(guān)，與被測信號的頻率無關(guān)。在預(yù)置門時間和常規(guī)測頻閘門時間相同而被測信號頻率不同的情況下，等精度測量法的測量精度不變。被測信號預(yù)置閘門信號標(biāo)準(zhǔn)頻率信號 CNT1CLK OUT1CEN CNT2CEN OUT2CLKD Q 圖14 方案二實現(xiàn)的原理設(shè)在一次實際閘門時間t中計數(shù)器對被測信號的計數(shù)值為Nx，對標(biāo)準(zhǔn)信號的計數(shù)值為Ns。標(biāo)準(zhǔn)信號的頻率設(shè)為fs，則被測信號的頻率為：fx=(Nx/Ns)*fs。 若忽略標(biāo)準(zhǔn)頻率fs的誤差，則等精度測頻可能產(chǎn)生的相對誤差為：δ=（｜fxcfx｜/fxe）*100%,其中，fxe為被測信號頻率的準(zhǔn)確值。在測量過程中，由于fx計數(shù)的起停時間都是由該信號的上升沿觸發(fā)的，在閘門時間t內(nèi)對fx的計數(shù)Nx無誤差（t=Nx*Tx）；對fs的計數(shù)Ns最多相差一個數(shù)的誤差，即｜ΔNs｜≤1，其測量頻率為: fxe=[Nx/(Ns+ΔNs)]/fs。由以上可知：δ=｜ΔNs｜/Ns≤1/Ns=1/(τ?fs)。 根據(jù)上述分析，測量頻率的相對誤差與被測信號頻率的大小無關(guān)，僅與閘門時間和標(biāo)準(zhǔn)信號頻率有關(guān)，即實現(xiàn)了整個頻率測試段的等精度測量。閘門時間越長，標(biāo)準(zhǔn)頻率越高，測頻的相對誤差就越小。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻晶體振蕩器產(chǎn)生，在保證測量精度不變的前提下，提高標(biāo)準(zhǔn)信號頻率，可使閘門時間縮短，即提高測試速度。本論文以廣義頻率計的設(shè)計思路及過程進(jìn)行詳細(xì)介紹，對于狹義頻率計的設(shè)計將在附錄給出簡要說明。 2 MAX+PLUSⅡ開發(fā)軟件及VHDL描述語言 MAX+PLUSⅡ的概述MAX+PLUSⅡ是Altera公司為開發(fā)其可編程邏輯器件而推出的專用軟件。它提供了與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，支持FLEX、MAX、Classic系列器件，可在多種平臺上運行。它可以以圖形、文字輸入方式（AHDL、VHDL及Verilog HDL）和波形方式輸入設(shè)計文件，可以編譯并生成各種能夠下載到EPROM和各種ALTERA器件的文件，還可以進(jìn)行仿真以檢驗設(shè)計的正確性。豐富的圖形界面，可隨時訪問的在線幫助文檔，使用戶能夠快速輕松地掌握和使用MAX+PLUSⅡ軟件。 MAX+PLUSⅡ的安裝 （1）MAX+PLUSⅡ的版本MAX+PLUSⅡ軟件可以按使用平臺分為PC機版和工作站版，按使用對象可分為商業(yè)版、基本版和學(xué)生版。（2）軟件安裝 在Altera的官方網(wǎng)站上注冊用戶后，+PLUSⅡ軟件，按照提示可完成相應(yīng)安裝。 首次運行此軟件時，需要進(jìn)行授權(quán)許可設(shè)置。在MAX+PLUSⅡ的項目管理器界面中，選擇Options/License Setup菜單命令，打開其對話框。單擊Browse按鈕在跳出的License File or Server Name 。，單擊OK按鈕，就可以正常使用MAX+PLUSⅡ軟件了。 MAX+PLUSⅡ的設(shè)計過程（1）MAX+PLUSⅡ軟件的組成MAX+PLUSⅡ由設(shè)計輸入、設(shè)計處理、設(shè)計校驗和器件編程四部分組成。設(shè)計輸入 有多種方法，主要包括文本設(shè)計輸入方式、原理圖輸入方式、高級設(shè)計輸入方式、波形輸入方式、層次設(shè)計輸入方式和底層設(shè)計輸入方式。另外，還可以利用第三方EDA工具生成的網(wǎng)表文件輸入，輸入法不同生成的設(shè)計文件也不同，設(shè)計者可根據(jù)自己的實際需求選擇使用。設(shè)計處理 MAX+PLUSⅡ處理一個設(shè)計時，Compiler在設(shè)計文件中讀取信息并產(chǎn)生編程文件和仿真文件，定時分析程序（Timing Analyzer）可分析設(shè)計的定時，信息處理程序（Message processor）可自動定位錯誤。設(shè)計校驗 包括設(shè)計仿真和定時分析，其作用是測試邏輯操作和設(shè)計的內(nèi)部定時。器件編程 MAX+PLUSⅡ/Programmer是使用Compiler生成的編程文件對Altera器件進(jìn)行編程的，它可以用來對器件編程、校驗、試驗，檢查是否空白以及進(jìn)行功能測試。Altera公司器件的編程方法有許多種，如可通過編程器、JATG在系統(tǒng)編程及Altera在線配置等方式進(jìn)行。（2）MAX+PLUSⅡ軟件設(shè)計流程設(shè)計輸入項目編譯設(shè)計仿真器件編程系統(tǒng)測試設(shè)計修改圖21 MAX+PLUSⅡ軟件的設(shè)計流程設(shè)計輸入 可以采用原理圖輸入、HDL語言描述、EDIF網(wǎng)表讀入及波形輸入等方式。編譯 主要完成器件的選擇及適配，邏輯的綜合及器件的裝入，延時信息的提取。前仿真 此時為零延時模式，主要為檢驗輸入是否有誤。后仿真將編譯產(chǎn)生的延時信息加入到設(shè)計中，進(jìn)行布局布線后的仿真，是與實際器件工作時情況基本相同的仿真。編程驗證 用后仿真確認(rèn)的配置文件經(jīng)EPROM或編程電纜配置CPLD，加入實際激勵，進(jìn)行測試，以檢查是否完成預(yù)定功能。以上各步如果出現(xiàn)錯誤的現(xiàn)象，則需重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路重復(fù)上述過程。 MAX+PLUSⅡ管理器MAX+PLUSⅡ的管理器是用戶啟動MAX+PLUSⅡ時打開的第一個窗口，它對所有MAX+PLUSⅡ應(yīng)用功能進(jìn)行控制。（1）工作界面MAX+PLUSⅡ管理器的上部是標(biāo)題欄、菜單欄、主工具欄、下部是狀態(tài)欄、中間是工作區(qū)。標(biāo)題欄 用來指明當(dāng)前編輯文件的名稱及路徑。狀態(tài)欄 當(dāng)鼠標(biāo)置于菜單命令和工具欄的某一圖標(biāo)上時，狀態(tài)欄顯示其簡短描述，起到提示用戶的作用。可以通過設(shè)置Options/Preferences選項打開或關(guān)閉狀態(tài)欄。工具欄 緊鄰菜單欄下方，是各菜單功能的快捷按鈕組合區(qū)。（2）菜單欄MAX+PLUSⅡ的菜單欄包括各種命令操作和參數(shù)設(shè)置，主要有MAX+PLUSⅡ、File、Assign、Options和Help等5個下拉菜單。MAX+PLUSⅡ菜單 用于啟動各種應(yīng)用功能并能在它們之間進(jìn)行切換。File菜單 具有文件管理等功能。Assign菜單 有Device等下拉菜單的選項。 Options菜單 設(shè)置MAX+PLUSⅡ軟件本身的一些參數(shù)。Help菜單 用于打開各種幫助文件和說明文件。 設(shè)計輸入（1）圖形輸入圖形輸入方式是使用MAX+PLUSⅡ提供的圖元和用戶自己創(chuàng)建的圖元件作為輸入單元輸入設(shè)計的原理圖，從而完成設(shè)計的輸入任務(wù)。由于通過原理圖可以清楚地看到組成設(shè)計項目的各個模塊之間的關(guān)系，因此頂層文件通常用圖形輸入方式來創(chuàng)建。圖形設(shè)計輸入的步驟：指定設(shè)計項目名稱；建立一個新的設(shè)計文件；輸入圖元和宏功能符號；建立和顯示導(dǎo)引線；移動邏輯圖元或符號；連線；命名、連線引腳；用名字來連接點和總線；保存文件并檢查基本錯誤；形成一個默認(rèn)的邏輯符號；關(guān)閉文件。（2）文本輸入MAX+PLUSⅡ支持以AHDL、VHDL和Verilog HDL等硬件描述語言形式書寫的文本文件，AHDL是Altera Hardware Description Language的縮寫，它是一種高級的硬件描述語言，該語言可以使用布爾方程、算術(shù)運算、真值表、條件語句等方式進(jìn)行描述 ，最適合于大型的、復(fù)雜的狀態(tài)機設(shè)計。VHDL和Verilog HDL是一種符合IEEE標(biāo)準(zhǔn)的高級硬件描述語言，特別適合于大型或復(fù)雜的設(shè)計。這幾種語言都是用文本進(jìn)行設(shè)計的，它們的輸入方式既有共同之處，又有各自的特點 ，設(shè)計人員可根據(jù)實際情況選擇使用。文本設(shè)計輸入的步驟：選擇File/Project/Name,打開“指定項目名稱”對話框，輸入設(shè)計項目名稱；在MAX+PLUSⅡ的New對話框選擇Text Editor File項，并單擊Ok按鈕，打開一個無標(biāo)題的Text Editor窗口；在此文本編輯窗口下輸入由VHDL語言描述的文本文件；文本輸入完成后，可按圖形方式進(jìn)行保存，用AHDL語言輸入時，,用VHDL語言輸入時，用Verilog HDL語言描述時。(3)層次設(shè)計在開發(fā)復(fù)雜數(shù)字系統(tǒng)時，通常使用層次設(shè)計的設(shè)計方法。MAX+PLUSⅡ支持多級層次化設(shè)計，每層中的設(shè)計文件可以是不同格式的設(shè)計文件。在層次設(shè)計中，通常將項目分成若干個模塊，這此模塊大致可分為兩類：頂層模塊和底層模塊。層次設(shè)計的一般步驟：創(chuàng)建圖元；層次設(shè)計；查看項目的設(shè)計層次。 設(shè)計處理及檢驗（1）設(shè)計處理MAX+PLUSⅡ?qū)σ粋€邏輯設(shè)計處理時，是在Compiler編譯器窗口下進(jìn)行的。通過編譯器，可以實現(xiàn)邏輯綜合與試配、定時驅(qū)動的編譯、設(shè)計規(guī)則的檢查、多器件的劃分、自動錯誤定位、編程文件的產(chǎn)生等功能。（2）設(shè)計檢驗設(shè)計輸入和編譯僅僅是整個設(shè)計過程的一部分，成功的編譯只能保證為項目創(chuàng)建一個編程文件，并不能保證項目完全按照所期望的那樣工作。為了實現(xiàn)正確的邏輯設(shè)計，檢驗過程是必不可少的一個環(huán)節(jié)。檢驗過程分仿真分析和定時分析兩大部分。仿真分析需要輸入激勵信號，重點檢查邏輯功能能否符合設(shè)計要求。定時分析重點是檢查設(shè)計的內(nèi)容定時及器件的最高工作頻率是否符合設(shè)計要求。 VHDL硬件描述語言 VHDL概述硬件描述語言的描述對象是待設(shè)計電路系統(tǒng)的邏輯功能、實現(xiàn)該功能的算法、選用的電路結(jié)構(gòu)及其他各種約束條件等。通常要求HDL既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結(jié)構(gòu)。硬件描述語言HDL種類較多，常用的有VHDL、Verilog和ABEL等。其中，VHDL(Very High Speed Integrated Circuit Hardware Description Language) 是超高速集成電路硬件描述語言，主要用于數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，是最具有推廣前景的HDL。 VHDL程序結(jié)構(gòu)一個完整的VHDL程序通常包含庫(Library)、程序包(Package)、實體(Entity)、結(jié)構(gòu)體(Architecture)和配置(Configuration)5個組成部分。庫說明LIBRARY USE程序包PACKAGE實體ENTITY配置CONFIGURATION結(jié)構(gòu)體ARCHITECTURE行為描述BEHAVIOR數(shù)據(jù)流描述DATAFLOW結(jié)構(gòu)化描述STRUCTURE圖22 VHDL程序結(jié)構(gòu)其中實體和結(jié)構(gòu)體是VHDL程序不可缺少的最基本的兩個組成部分，它們可以構(gòu)成最簡單的VHDL文件。而庫、程序包和配置則可有可無，設(shè)計者可根據(jù)需要選用。對于一個完整的VHDL程序(設(shè)計實體)，要求能為VHDL綜合器所接受，并能作為一個獨立設(shè)計單元，即以元件的形式存在的VHDL程序。VHDL程序結(jié)構(gòu)的顯著特點是，任何一個工程設(shè)計或設(shè)計實體都可分為內(nèi)外兩部分，外面的部分為可視部分，用實體來說明端口特性；里面的部分為不可視部分，用結(jié)構(gòu)體來說明其內(nèi)部功能和算法，由實際的功能描述語句組成。這種將實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點，也是一種基于自頂向下的多層次系統(tǒng)設(shè)計概念的實現(xiàn)途徑。（1）實體 實體(ENTITY)是VHDL設(shè)計的必要組成部分，是設(shè)計實體的表層設(shè)計單元。（2）結(jié)構(gòu)體 結(jié)構(gòu)體(ARCHITECTURE)是一個實體的組成部分，是對實體功能的具體描述，如用來描述實體內(nèi)部結(jié)構(gòu)、元件之間的互連關(guān)系、實體所完成的邏輯功能以及數(shù)據(jù)的傳輸變換等內(nèi)容。 一個實體可以有多個結(jié)構(gòu)體，但同一結(jié)構(gòu)體只有描述一個實體。（3）庫 庫(LIBRARY)是用來存儲預(yù)先完成的程序包和數(shù)據(jù)集合體的倉庫。其信息可以是預(yù)先定義好的數(shù)據(jù)類型、子程序等設(shè)計單元的集合體(程序包),也可以是預(yù)先設(shè)計好的各種設(shè)計實體(元件庫程序包)。庫的種類分為設(shè)計庫、資源庫。（4）程序包程序包(PACKAGE)可用于收集被多個VHDL設(shè)計實體共享的數(shù)據(jù)