【正文】 t_1=t_1+39。 t_10=0000。 if(t_100=1001 and t_10=1001 and t_1=1001)then t_1=0000。139。 t_100=0000。 ——當(dāng)個、十、百、千位上均為數(shù)字9時，在將這四位都歸0的同時，由進位輸出端輸出高電平 end if。 t_1000=0000。 end if。 Q3=t_100。 顯示程序LIBRARY IEEE。 ——定義輸入輸出變量 END。use 。 g1,g2,g3,g4,c0:out std_logic。signal s0,s1,s2:std_logic。 end ponent。 fb0:out std_logic)。 end ponent。 end ponent。 begin ——開始元件例化 u1:fp port map(fb1=fb,ao=h0,bo=h1,co=h2,do=h3)。 u7:BCD7 port map(bcd=p2,led=out3)。則需要對輸入的時鐘頻率進行分頻，本系統(tǒng)中選擇8Hz的輸入時鐘，則需要對其進行16倍的分頻。 位選wx模塊 結(jié)構(gòu)化元件該部分程序包含復(fù)位端（rst），其中四個輸入信號ai，bi，ci，di分別接分頻程序的四路分頻后的方波信號，通過四個開關(guān)控制端k1，k2，k3，k4分別選擇輸出信號的選擇，例如若k1為高電平，則fb0等于ai的輸入信號。當(dāng)復(fù)位信號有一正脈沖，即當(dāng)為高電平時，所有的輸出信號皆為低電平。該時鐘程序仍為一個分頻程序，系統(tǒng)時鐘頻率作為進程中敏感信號列表的值，當(dāng)定義的計數(shù)變量計數(shù)到8時對輸出clko進行邏輯非運算，并將變量置零。 計數(shù)countt模塊 結(jié)構(gòu)化元件該部分為本次課程簡易頻率計系統(tǒng)設(shè)計的核心部分，此處程序?qū)崿F(xiàn)對于方波頻率的測量。 仿真過程圖511 計數(shù)模塊的編譯過程圖512 計數(shù)模塊的仿真過程 在當(dāng)時鐘脈沖clk1為高電平期間，對輸入的被測信號cp的上升沿進行計數(shù)，當(dāng)時鐘脈沖為地電平時，計數(shù)結(jié)束，并輸出。圖513 顯示模塊的結(jié)構(gòu)化示意圖本設(shè)計中，需要使用四個相同的BCD7例化元件，分別表示十進制數(shù)的千位、百位、十位、個位的數(shù)值。頂層文件程序中設(shè)置一系列的信號，將五個部分的程序輸入輸出信號相對應(yīng)的連接起來，并與整個系統(tǒng)的相對應(yīng)。此外，本設(shè)計還能實現(xiàn)總體復(fù)位功能，可看出當(dāng)復(fù)位信號rst為高電平時，所有的輸出都會置零或變?yōu)榈碗娖健?，使用VHDL語言，創(chuàng)建文本時編譯錯誤，提示“LIBRARY IEEE；”非法使用。，提示“未有與輸入/出信號進入/出相應(yīng)的節(jié)點”無法形成正確的信號傳輸路線。，也出現(xiàn)了一些語法提示，造成編譯不能正確完成。 其間，我亦遇到許多問題，諸如整個系統(tǒng)核心模塊計數(shù)過程的實現(xiàn)，時鐘頻率的設(shè)定，將整形數(shù)據(jù)轉(zhuǎn)換成BCD碼顯示的算法等等?；拘纬闪藢τ谕瓿梢粋€功能較完善系統(tǒng)的方案確定、分析實現(xiàn)的大體方法。對于本次設(shè)計還有可以擴展的地方。本次設(shè)計只是自己在學(xué)習(xí)相關(guān)知識后的自我研究，在各方面可能還存在欠缺。在這四年的在校學(xué)習(xí)生活里，能得到老師的諄諄教誨，同學(xué)的支持鼓勵，讓我不斷地進步成長，確實獲益頗多。***老師嚴謹?shù)闹螌W(xué)態(tài)度、平易隨和的處事風(fēng)格、深厚豐富的專業(yè)知識及對工作孜孜不倦的追求使我不僅在對知識的理論認識上加深理解，而且也有助于我對所學(xué)知識的靈活運用。大家能夠相聚在*****大學(xué)，共同度過人生中最美好而短暫的四年，相互扶持，共同進步。而且在這濃郁的人文環(huán)境下，塑造了我正確科學(xué)的人生觀、價值觀。對于我的成長他們嘔心瀝血，傾注了太多的辛酸。：電平觸發(fā)的主從觸發(fā)器工作時，必須在跳動邊沿來臨前加進去輸入信號。觸發(fā)模塊的主要功能就是輸出一個使能信號來控制計數(shù)器的開閉。帶清零的D觸發(fā)器的具體程序如下：LIBRARY IEEE。ENTITY clrdff ISPORT( clkx: IN STD_LOGIC。 定義使能信號，有效閘門信號END clrdff。039。) THEN 檢測時鐘信號上升沿 en = tp。；每次測量時，用由D觸發(fā)器所產(chǎn)生的使能信號控制開啟計數(shù)器，對輸入的脈沖信號計數(shù)，在閘門信號結(jié)束時將計數(shù)結(jié)果由數(shù)據(jù)選擇器選擇輸出。USE 。 定義清零信號 en: IN STD_LOGIC。 定義變量BEGIN qc=temp_tc。039。139。039。 END IF。被測信號計數(shù)器的VHDL源程序如下：LIBRARY IEEE。ENTITY tx IS PORT( clkx: IN STD_LOGIC。 END tx。139。 ELSIF (clkx39。139。 ELSE temp_tx = temp_tx+1。 END PROCESS。如當(dāng)s2s1s0=000時,a[7..0]的值被選中由y[7..0]輸出；當(dāng)s2s1s0=001時，b[7..0]的值被選中由y[7..0]輸出；依此類推，當(dāng)s2amp。USE 。 b: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 f: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 d: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。s0=111時，h[7..0]的值被選中由y[7..0]輸出。：數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，根據(jù)需要將其中的任意一路選擇出來，并把所選出的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去的數(shù)字邏輯電路，其功能就相當(dāng)于多個輸入的單刀雙擲開關(guān)，也稱多路選擇器。 END IF。039。139。039。 BEGIN qx=temp_tx。 en: IN STD_LOGIC。USE 。 END PROCESS。 ELSE temp_tc = temp_tc +1。139。 ELSIF (clkc39。139。 計數(shù)器的輸出END tc。ENTITY tc IS PORT( clkc: IN STD_LOGIC。標準信號計數(shù)器的VHDL源程序如下：LIBRARY IEEE。 結(jié)束閘門時間 END PROCESS。EVENT AND clkx =39。139。 定義清零信號； tp: IN STD_LOGIC。USE 。在每一次計數(shù)開始時可以給出一個清零信號，檢測同步脈沖信號，準備輸出使能信號en。而邊沿觸發(fā)器允許在clk觸發(fā)沿來到前一瞬間加入輸入信號。還要感謝所有關(guān)心我、幫助我、支持我，但這里還沒有提及的人們，謝謝你們！所有的這些鼓勵和支持都將在我以后的人生道路上給予我莫大的激勵，使我更加有信心與動力書寫自己美好的人生，不斷地挑戰(zhàn)自我、追求卓越、創(chuàng)造輝煌、成為一名優(yōu)秀的青年。最后，我非常地感謝我的父母。同樣，也十分感謝*******，能夠提倡如此之好的學(xué)術(shù)氛圍。在本次畢業(yè)設(shè)計中，從頻率計電路的設(shè)計到硬件語言的學(xué)習(xí)、設(shè)計方案的確定及仿真結(jié)果的完成都得到了指導(dǎo)老師的悉心指導(dǎo)，并且對于論文的整理及詳細審稿、最終定稿都傾注了***老師的辛勤汗水。在*****大學(xué)的這段求學(xué)經(jīng)歷中，我完成了本科階段的學(xué)習(xí)，并按時完成了畢業(yè)設(shè)計及論文。并且通過這次的實踐操作,更加地明白了EDA技術(shù)極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度，也說明了EDA技術(shù)對于我們專業(yè)學(xué)生的專業(yè)知識掌握的重要性。方案二中，只對實現(xiàn)等精度的過程進行介紹，也可繼續(xù)討論附加后續(xù)譯碼顯示輸出的部分。此次設(shè)計的方案一實現(xiàn)了可根據(jù)實際需求完成自行換檔的頻率測量要求，方案二在狹義上實現(xiàn)了等精度的原理功能。經(jīng)過對結(jié)果的分析，此次設(shè)計基本符合設(shè)計要求。 畢業(yè)設(shè)計的體會本次畢業(yè)設(shè)計即將接近尾聲，本人設(shè)計了能夠?qū)崿F(xiàn)對于1Hz～10MHz頻率范圍的方波頻率進行測量的頻率計，并能夠在四位數(shù)碼管上顯示?！癢aveform Editor”的編譯過程中，輸出波形的不合理性。，再進行仿真，出現(xiàn)“Device not match with the certain hardware”的錯誤提示。圖516 頂層頻率計的結(jié)構(gòu)化示意圖 原理圖仿真過程圖517 頂層頻率計的系統(tǒng)連接圖圖518 頻率計原理圖的編譯過程圖519 頻率計原理圖的仿真過程根據(jù)仿真結(jié)果可知，當(dāng)選擇k1檔位進行測試，預(yù)測試方波頻率值設(shè)定為1000Hz，原理圖程序仿真后，輸出d、c、b、a所表示的千、百、十、個分別為“06”“3F”“3F”“3F”,即顯示十進制數(shù)1000，驗證正確。 仿真過程圖514 顯示模塊的編譯過程圖515 顯示模塊的仿真過程 分析上圖可知，輸出的數(shù)碼顯示結(jié)果與程序中所對應(yīng)的譯碼規(guī)則相一致，如當(dāng)輸入的BCD碼為7時，則對應(yīng)的輸出即為“0000111”，用十六進制表示為“07”，能夠?qū)崿F(xiàn)所需功能，完成設(shè)計要求。 譯碼顯示BCD7模塊 結(jié)構(gòu)化元件由于計數(shù)程序輸出結(jié)果為0到10000范圍內(nèi)的整型數(shù)據(jù)，若在四個數(shù)碼管上顯示，則需要首先對其進行BCD碼的轉(zhuǎn)換。圖510 計數(shù)模塊的結(jié)構(gòu)化示意圖圖中cp為經(jīng)過選檔后的方波信號。 仿真過程圖58 時鐘模塊的編譯過程圖59 時鐘模塊的仿真過程其中輸入信號clki為系統(tǒng)的時鐘信號，輸出信號clko為分頻后得到的時鐘信號，由上圖中可以看出，clko的頻率為clki的1/16。則需要對輸入的時鐘頻率進行分頻，本系統(tǒng)中選擇8Hz的輸入時鐘，則需要對其進行16倍的分頻。圖54 位選模塊的結(jié)構(gòu)化示意圖圖中輸入信號ai，bi，ci，di為四路分頻后的方波信號，kkkk4分別對應(yīng)g1，g2，g3，g4四個信號輸出，該程序中復(fù)位端rst為高電平時，將kkkk4四個開關(guān)控制端對應(yīng)的輸出信號gggg4分別置零，在硬件電路中用四個LED燈的亮滅表示，測量時必須有且僅有一個燈點亮，否則為違規(guī)操作，測量數(shù)據(jù)錯誤。該部分用以實現(xiàn)對預(yù)測試的方波進行10倍，100倍，1000倍的分頻，以及本來方波信號共計四路方波信號的輸出。 ——端口列表的說明 end bhv。 u4:count port map(cp=s0,clk1=s1,c=c0,q1=p0,q2=p1,q3=p2,q4=p3)u5:BCD7 port map(bcd=p0,led=out1)。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 c:out std_logic。ponent sz is ——對sz模塊元件的說明port(clki:in std_logic。 k1,k2,k3,k4:in std_logic。ponent fp is ——對fp模塊元件的說明port(fb1:in std_logic。 ——實體中的端口說明end flj。entity flj isport(fb,clk,rst:in std_logic。 ——定義譯碼顯示的轉(zhuǎn)換規(guī)則END ART。ENTITY BCD7 IS PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 C=t。 Q1=t_1。039。 t_10=0000。 t=39。 if(t_1000=1001 and t_100=1001 and t_10=1001 and t_1=1001)then t_1=0000。 t_100=0000。139。 end if。 t_10=t_10+39。139。 signal t_1000:std_logic_vector(3 downto 0)。 ——定義輸入輸出變量end countt。use 。end process。 if(count=v)then clko=not clko。beginif(clki39。port(clki:in std_logic。end bhv。139。039。139。g4=39。g2=39。 ——當(dāng)選擇2檔位時，即對被測信號10分頻，使輸出信號與bi一致elsif(k3=39。039。039。 fb0=ai。g3=39。)then g1=39。 fb0=39。g3=39。)then g1=39。 fb0:out std_logic)。use 。 ——完成對被測信號的1000分頻，并由do輸出end if。end if。 nu:=0。)then ——遇輸入信號脈沖的上升沿計數(shù) nu:=nu+1。 ——輸出的ao與輸入信號相同process(fb1) ——以輸入信號為