【正文】 率測(cè)量；最后，在譯碼顯示模塊功能的實(shí)現(xiàn)下，將計(jì)數(shù)所得的4位二進(jìn)制碼轉(zhuǎn)換成7位碼顯示輸出。所以這些，都離不開(kāi)EDA技術(shù)的有力支持。本文介紹了一種自頂向下分層設(shè)計(jì)數(shù)字頻率計(jì)的設(shè)計(jì)方法。 目錄 1 概述 1 設(shè)計(jì)概述 1 設(shè)計(jì)原理 1 設(shè)計(jì)方案 4 2 MAX+PLUSⅡ開(kāi)發(fā)軟件及VHDL描述語(yǔ)言 6 MAX+PLUSⅡ的概述 6 MAX+PLUSⅡ的安裝 6 MAX+PLUSⅡ的設(shè)計(jì)過(guò)程 6 MAX+PLUSⅡ管理器 7 設(shè)計(jì)輸入 8 設(shè)計(jì)處理及檢驗(yàn) 9 VHDL硬件描述語(yǔ)言 9 VHDL概述 9 VHDL程序結(jié)構(gòu) 10 VHDL的語(yǔ)法 11 3 頻率計(jì)系統(tǒng)方案的分析 13 時(shí)鐘模塊的方案 13 換檔模塊的方案 15 計(jì)數(shù)模塊的方案 15 4 功能模塊的VHDL描述 18 分頻程序 18 位選程序 19 時(shí)鐘程序 20 計(jì)數(shù)程序 21 顯示程序 23 頂層文件 24 5 仿真過(guò)程及結(jié)果分析 26 分頻fp模塊 26 結(jié)構(gòu)化元件 26 仿真過(guò)程 27 位選wx模塊 27 結(jié)構(gòu)化元件 27 仿真過(guò)程 28 時(shí)鐘sz模塊 29 結(jié)構(gòu)化元件 29 仿真過(guò)程 30 計(jì)數(shù)countt模塊 31 結(jié)構(gòu)化元件 31 仿真過(guò)程 31 譯碼顯示BCD7模塊 32 結(jié)構(gòu)化元件 32 仿真過(guò)程 33 頂層文件 33 結(jié)構(gòu)化元件 33 原理圖仿真過(guò)程 34 文本仿真過(guò)程 35 6 總結(jié) 37 仿真過(guò)程中出現(xiàn)的問(wèn)題 37 畢業(yè)設(shè)計(jì)的體會(huì) 37致謝 39附錄 等精度頻率計(jì)方案二的簡(jiǎn)介 40參考文獻(xiàn) 48 1 概述 設(shè)計(jì)概述頻率，作為電子技術(shù)中最基本的參數(shù)之一，與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更為重要。在計(jì)量實(shí)驗(yàn)中，頻率計(jì)可以用來(lái)校準(zhǔn)各種電子測(cè)量設(shè)備的本地振蕩器。由于閘門時(shí)間通常不是待測(cè)信號(hào)的整數(shù)倍，故會(huì)產(chǎn)生最大為177。1個(gè)的脈沖誤差，并且測(cè)試精度與計(jì)數(shù)器中的記錄的數(shù)值有關(guān)，為了保證測(cè)試精度，測(cè)周期法僅適用于低頻信號(hào)的測(cè)量。1個(gè)計(jì)數(shù)誤差，在被測(cè)信號(hào)頻率較低時(shí)的測(cè)量精度就會(huì)很低；而對(duì)于直接測(cè)周期法來(lái)說(shuō)，是由于標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)器總存在177。它的閘門時(shí)間不是固定的值，而被測(cè)信號(hào)周期的整數(shù)倍，即與被測(cè)信號(hào)同步，因此避免了對(duì)被測(cè)信號(hào)計(jì)數(shù)所產(chǎn)生177。方案一：根據(jù)設(shè)計(jì)要求，提出廣義上等精度數(shù)字頻率計(jì)系統(tǒng)實(shí)際方案。則等精度測(cè)量方法的測(cè)量精度與預(yù)置門寬度的標(biāo)準(zhǔn)頻率有關(guān)，與被測(cè)信號(hào)的頻率無(wú)關(guān)。閘門時(shí)間越長(zhǎng)，標(biāo)準(zhǔn)頻率越高，測(cè)頻的相對(duì)誤差就越小。（2）軟件安裝 在Altera的官方網(wǎng)站上注冊(cè)用戶后，+PLUSⅡ軟件，按照提示可完成相應(yīng)安裝。設(shè)計(jì)處理 MAX+PLUSⅡ處理一個(gè)設(shè)計(jì)時(shí)，Compiler在設(shè)計(jì)文件中讀取信息并產(chǎn)生編程文件和仿真文件，定時(shí)分析程序（Timing Analyzer）可分析設(shè)計(jì)的定時(shí)，信息處理程序（Message processor）可自動(dòng)定位錯(cuò)誤。編程驗(yàn)證 用后仿真確認(rèn)的配置文件經(jīng)EPROM或編程電纜配置CPLD，加入實(shí)際激勵(lì)，進(jìn)行測(cè)試，以檢查是否完成預(yù)定功能。（2）菜單欄MAX+PLUSⅡ的菜單欄包括各種命令操作和參數(shù)設(shè)置，主要有MAX+PLUSⅡ、File、Assign、Options和Help等5個(gè)下拉菜單。圖形設(shè)計(jì)輸入的步驟：指定設(shè)計(jì)項(xiàng)目名稱；建立一個(gè)新的設(shè)計(jì)文件；輸入圖元和宏功能符號(hào)；建立和顯示導(dǎo)引線；移動(dòng)邏輯圖元或符號(hào)；連線；命名、連線引腳；用名字來(lái)連接點(diǎn)和總線；保存文件并檢查基本錯(cuò)誤；形成一個(gè)默認(rèn)的邏輯符號(hào)；關(guān)閉文件。層次設(shè)計(jì)的一般步驟：創(chuàng)建圖元；層次設(shè)計(jì)；查看項(xiàng)目的設(shè)計(jì)層次。 VHDL硬件描述語(yǔ)言 VHDL概述硬件描述語(yǔ)言的描述對(duì)象是待設(shè)計(jì)電路系統(tǒng)的邏輯功能、實(shí)現(xiàn)該功能的算法、選用的電路結(jié)構(gòu)及其他各種約束條件等。VHDL程序結(jié)構(gòu)的顯著特點(diǎn)是，任何一個(gè)工程設(shè)計(jì)或設(shè)計(jì)實(shí)體都可分為內(nèi)外兩部分，外面的部分為可視部分，用實(shí)體來(lái)說(shuō)明端口特性；里面的部分為不可視部分，用結(jié)構(gòu)體來(lái)說(shuō)明其內(nèi)部功能和算法，由實(shí)際的功能描述語(yǔ)句組成。（4）程序包程序包(PACKAGE)可用于收集被多個(gè)VHDL設(shè)計(jì)實(shí)體共享的數(shù)據(jù)類型、子程序或數(shù)據(jù)對(duì)象，使之適用于更一般的訪問(wèn)和調(diào)用范圍。并行語(yǔ)句可以直接構(gòu)成結(jié)構(gòu)體，是最具有VHDL特色的語(yǔ)句 。 根據(jù)此需求，即可將給定的輸入系統(tǒng)時(shí)鐘經(jīng)過(guò)若干合適的分頻均可得到所需的基準(zhǔn)時(shí)鐘信號(hào)。 clk1:out std_logic)。 clk_counter=0。其例化后的結(jié)構(gòu)如下：圖31 時(shí)鐘模塊方案一的例化結(jié)構(gòu)圖仿真的波形如下圖所示：圖32 時(shí)鐘模塊方案一的仿真結(jié)果根據(jù)上圖所示，其能正確滿足所需設(shè)計(jì)要求。方案二：將被測(cè)信號(hào)分頻，如將1s的被測(cè)信號(hào)依次進(jìn)行1分頻、10分頻、100分頻、1000分頻，分別得到1s、10s、100s、1000s的分頻信號(hào)。USE 。139。139。 IF CQI=1001THEN COUT=39。其例化元件如下：圖33 計(jì)數(shù)模塊方案一的例化結(jié)構(gòu)圖整體電路的連接如下圖所示：圖34 計(jì)數(shù)模塊方案一的仿真結(jié)果方案二：將能夠?qū)崿F(xiàn)四位十進(jìn)制計(jì)數(shù)的模塊用一段整體的硬件描述語(yǔ)言實(shí)現(xiàn)，直接完成所需的計(jì)數(shù)功能。 ——輸出端口end fp。nu2:=nu2+1。 nu2:=0。 k1,k2,k3,k4:in std_logic。g2=39。 ——當(dāng)為系統(tǒng)的總體復(fù)位時(shí)，所有的輸出均為低電平，無(wú)輸出elsif(k1=39。g4=39。139。)then g1=39。 fb0=ci。039。use 。139。 計(jì)數(shù)程序library ieee。 signal t_10:std_logic_vector(3 downto 0)。139。 t_10=0000。139。 ——當(dāng)個(gè)、十、百、千位上均為數(shù)字9時(shí)，在將這四位都?xì)w0的同時(shí)，由進(jìn)位輸出端輸出高電平 end if。 end if。 顯示程序LIBRARY IEEE。use 。signal s0,s1,s2:std_logic。 fb0:out std_logic)。 end ponent。 u7:BCD7 port map(bcd=p2,led=out3)。 位選wx模塊 結(jié)構(gòu)化元件該部分程序包含復(fù)位端（rst），其中四個(gè)輸入信號(hào)ai，bi，ci，di分別接分頻程序的四路分頻后的方波信號(hào)，通過(guò)四個(gè)開(kāi)關(guān)控制端k1，k2，k3，k4分別選擇輸出信號(hào)的選擇，例如若k1為高電平，則fb0等于ai的輸入信號(hào)。該時(shí)鐘程序仍為一個(gè)分頻程序，系統(tǒng)時(shí)鐘頻率作為進(jìn)程中敏感信號(hào)列表的值，當(dāng)定義的計(jì)數(shù)變量計(jì)數(shù)到8時(shí)對(duì)輸出clko進(jìn)行邏輯非運(yùn)算，并將變量置零。 仿真過(guò)程圖511 計(jì)數(shù)模塊的編譯過(guò)程圖512 計(jì)數(shù)模塊的仿真過(guò)程 在當(dāng)時(shí)鐘脈沖clk1為高電平期間，對(duì)輸入的被測(cè)信號(hào)cp的上升沿進(jìn)行計(jì)數(shù)，當(dāng)時(shí)鐘脈沖為地電平時(shí)，計(jì)數(shù)結(jié)束，并輸出。頂層文件程序中設(shè)置一系列的信號(hào)，將五個(gè)部分的程序輸入輸出信號(hào)相對(duì)應(yīng)的連接起來(lái)，并與整個(gè)系統(tǒng)的相對(duì)應(yīng)。，使用VHDL語(yǔ)言，創(chuàng)建文本時(shí)編譯錯(cuò)誤，提示“LIBRARY IEEE；”非法使用。，也出現(xiàn)了一些語(yǔ)法提示，造成編譯不能正確完成?；拘纬闪藢?duì)于完成一個(gè)功能較完善系統(tǒng)的方案確定、分析實(shí)現(xiàn)的大體方法。本次設(shè)計(jì)只是自己在學(xué)習(xí)相關(guān)知識(shí)后的自我研究，在各方面可能還存在欠缺。***老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、平易隨和的處事風(fēng)格、深厚豐富的專業(yè)知識(shí)及對(duì)工作孜孜不倦的追求使我不僅在對(duì)知識(shí)的理論認(rèn)識(shí)上加深理解，而且也有助于我對(duì)所學(xué)知識(shí)的靈活運(yùn)用。而且在這濃郁的人文環(huán)境下，塑造了我正確科學(xué)的人生觀、價(jià)值觀。：電平觸發(fā)的主從觸發(fā)器工作時(shí)，必須在跳動(dòng)邊沿來(lái)臨前加進(jìn)去輸入信號(hào)。帶清零的D觸發(fā)器的具體程序如下：LIBRARY IEEE。 定義使能信號(hào)，有效閘門信號(hào)END clrdff。) THEN 檢測(cè)時(shí)鐘信號(hào)上升沿 en = tp。USE 。 定義變量BEGIN qc=temp_tc。139。 END IF。ENTITY tx IS PORT( clkx: IN STD_LOGIC。139。139。 END PROCESS。USE 。 f: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。：數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過(guò)程中，根據(jù)需要將其中的任意一路選擇出來(lái)，并把所選出的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去的數(shù)字邏輯電路，其功能就相當(dāng)于多個(gè)輸入的單刀雙擲開(kāi)關(guān)，也稱多路選擇器。039。039。 en: IN STD_LOGIC。 END PROCESS。139。139。ENTITY tc IS PORT( clkc: IN STD_LOGIC。 結(jié)束閘門時(shí)間 END PROCESS。139。USE 。而邊沿觸發(fā)器允許在clk觸發(fā)沿來(lái)到前一瞬間加入輸入信號(hào)。最后，我非常地感謝我的父母。在本次畢業(yè)設(shè)計(jì)中，從頻率計(jì)電路的設(shè)計(jì)到硬件語(yǔ)言的學(xué)習(xí)、設(shè)計(jì)方案的確定及仿真結(jié)果的完成都得到了指導(dǎo)老師的悉心指導(dǎo)，并且對(duì)于論文的整理及詳細(xì)審稿、最終定稿都傾注了***老師的辛勤汗水。并且通過(guò)這次的實(shí)踐操作,更加地明白了EDA技術(shù)極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度，也說(shuō)明了EDA技術(shù)對(duì)于我們專業(yè)學(xué)生的專業(yè)知識(shí)掌握的重要性。此次設(shè)計(jì)的方案一實(shí)現(xiàn)了可根據(jù)實(shí)際需求完成自行換檔的頻率測(cè)量要求，方案二在狹義上實(shí)現(xiàn)了等精度的原理功能。 畢業(yè)設(shè)計(jì)的體會(huì)本次畢業(yè)設(shè)計(jì)即將接近尾聲，本人設(shè)計(jì)了能夠?qū)崿F(xiàn)對(duì)于1Hz～10MHz頻率范圍的方波頻率進(jìn)行測(cè)量的頻率計(jì)，并能夠在四位數(shù)碼管上顯示。，再進(jìn)行仿真，出現(xiàn)“Device not match with the certain hardware”的錯(cuò)誤提示。圖516 頂層頻率計(jì)的結(jié)構(gòu)化示意圖 原理圖仿真過(guò)程圖517 頂層頻率計(jì)的系統(tǒng)連接圖圖518 頻率計(jì)原理圖的編譯過(guò)程圖519 頻率計(jì)原理圖的仿真過(guò)程根據(jù)仿真結(jié)果可知，當(dāng)選擇k1檔位進(jìn)行測(cè)試，預(yù)測(cè)試方波頻率值設(shè)定為1000Hz，原理圖程序仿真后，輸出d、c、b、a所表示的千、百、十、個(gè)分別為“06”“3F”“3F”“3F”,即顯示十進(jìn)制數(shù)1000，驗(yàn)證正確。 譯碼顯示BCD7模塊 結(jié)構(gòu)化元件由于計(jì)數(shù)程序輸出結(jié)果為0到10000范圍內(nèi)的整型數(shù)據(jù)，若在四個(gè)數(shù)碼管上顯示，則需要首先對(duì)其進(jìn)行BCD碼的轉(zhuǎn)換。 仿真過(guò)程圖58 時(shí)鐘模塊的編譯過(guò)程圖59 時(shí)鐘模塊的仿真過(guò)程其中輸入信號(hào)clki為系統(tǒng)的時(shí)鐘信號(hào)，輸出信號(hào)clko為分頻后得到的時(shí)鐘信號(hào)，由上圖中可以看出，clko的頻率為clki的1/16。圖54 位選模塊的結(jié)構(gòu)化示意圖圖中輸入信號(hào)ai，bi，ci，di為四路分頻后的方波信號(hào)，kkkk4分別對(duì)應(yīng)g1，g2，g3，g4四個(gè)信號(hào)輸出，該程序中復(fù)位端rst為高電平時(shí)，將kkkk4四個(gè)開(kāi)關(guān)控制端對(duì)應(yīng)的輸出信號(hào)gggg4分別置零，在硬件電路中用四個(gè)LED燈的亮滅表示，測(cè)量時(shí)必須有且僅有一個(gè)燈點(diǎn)亮，否則為違規(guī)操作，測(cè)量數(shù)據(jù)錯(cuò)誤。 ——端口列表的說(shuō)明 end bhv。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。ponent sz is ——對(duì)sz模塊元件的說(shuō)明port(clki:in std_logic。ponent fp is ——對(duì)fp模塊元件的說(shuō)明port(fb1:in std_logic。entity flj isport(fb,clk,rst:in std_logic。ENTITY BCD7 IS PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Q1=t_1。 t_10=0000。 if(t_1000=1001 and t_100=1001 and t_10=1001 and t_1=1001)then t_1=0000。139。 t_10=t_10+39。 signal t_1000:std_logic_vector(3 downto 0)。use 。 if(count=v)then clko=not clko。port(clki:in std_logic。139。139。g2=39。039。 fb0=ai。)then g1=39。g3=39。 fb0:out std_logic)。 ——完成對(duì)被測(cè)信號(hào)的1000分頻，并由do輸出end if。 nu:=0。 ——輸出的ao與輸入信號(hào)相同process(fb1) ——以輸入信號(hào)為敏感信號(hào)variable nu,nu1,nu2:integer range 0 to 1000。故本設(shè)計(jì)中選擇方案