【正文】 USE 。) THEN IF ( temp_tx =1000000000) THEN temp_tx = ( others=39。 clr: IN STD_LOGIC。) THEN 檢測(cè)時(shí)鐘信號(hào)上升沿 IF (en=39。USE 。ARCHITECTURE clrdff_behav OF clrdff IS BEGIN PROCESS(clkx,clr) 進(jìn)程中的敏感信號(hào) BEGIN IF (clr =39。如果在clk高電平期間輸入端出現(xiàn)干擾信號(hào)，那么就有可能使觸發(fā)器的狀態(tài)出錯(cuò)。此外，從***老師言傳身教中掌握的對(duì)專(zhuān)業(yè)知識(shí)的學(xué)習(xí)方法上也令我受益終生。學(xué)會(huì)了并熟練掌握了用MAX+PLUSⅡ進(jìn)行相關(guān)仿真的一般過(guò)程。 ——,發(fā)生引用錯(cuò)誤。如圖所示，在clk1的一個(gè)高電平期間，cp共出現(xiàn)了5次上升沿，估計(jì)數(shù)結(jié)果的個(gè)位Q1為所得數(shù)值5。位選程序與分頻程序公共構(gòu)成頻率計(jì)四個(gè)檔位測(cè)量功能。ponent BCD7 is ——對(duì)BCD7模塊元件的說(shuō)明port (BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。signal p0,p1,p2,p3:std_logic_vector(3 downto 0)。USE 。 else t_1=0000。 t_100=t_100+39。 signal t_100:std_logic_vector(3 downto 0)。)then ——在輸入信號(hào)的上升沿出現(xiàn)時(shí)開(kāi)始計(jì)數(shù) count:=count+1。g4=39。039。039。039。end if。architecture bhv of fp isbeginao=fb1。139。THEN CQI:=(OTHERS=39。在1s的高電平計(jì)數(shù)時(shí)鐘周期下，得到相應(yīng)的被測(cè)信號(hào)頻率的實(shí)際顯示數(shù)值，然后再對(duì)其分別擴(kuò)大相應(yīng)的分頻位數(shù)，100、1000。 else clk_counter=clk_counter+1。如將1Hz經(jīng)二分頻，2Hz經(jīng)四分頻，4Hz經(jīng)八分頻，等依次類(lèi)推，均可實(shí)現(xiàn)此功能。程序包的內(nèi)容主要由常數(shù)說(shuō)明、VHDL數(shù)據(jù)類(lèi)型說(shuō)明、元件定義、子程序四種基本結(jié)構(gòu)組成。通常要求HDL既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結(jié)構(gòu)。（2）文本輸入MAX+PLUSⅡ支持以AHDL、VHDL和Verilog HDL等硬件描述語(yǔ)言形式書(shū)寫(xiě)的文本文件，AHDL是Altera Hardware Description Language的縮寫(xiě)，它是一種高級(jí)的硬件描述語(yǔ)言，該語(yǔ)言可以使用布爾方程、算術(shù)運(yùn)算、真值表、條件語(yǔ)句等方式進(jìn)行描述 ，最適合于大型的、復(fù)雜的狀態(tài)機(jī)設(shè)計(jì)。以上各步如果出現(xiàn)錯(cuò)誤的現(xiàn)象，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路重復(fù)上述過(guò)程。 首次運(yùn)行此軟件時(shí)，需要進(jìn)行授權(quán)許可設(shè)置。在預(yù)置門(mén)時(shí)間和常規(guī)測(cè)頻閘門(mén)時(shí)間相同而被測(cè)信號(hào)頻率不同的情況下，等精度測(cè)量法的測(cè)量精度不變。1個(gè)的誤差，并且達(dá)到了在整個(gè)測(cè)試頻段的等精度測(cè)量。 Fx： Clock：圖12 間接測(cè)頻原理圖Fx：被測(cè)信號(hào) Clock：時(shí)鐘信號(hào)根據(jù)在周期時(shí)間內(nèi)進(jìn)入計(jì)數(shù)器的標(biāo)準(zhǔn)脈沖的個(gè)數(shù)，即可得到被測(cè)信號(hào)的頻率。在無(wú)線通訊測(cè)試中，頻率計(jì)既可以被用來(lái)對(duì)無(wú)線通訊基站的主時(shí)鐘進(jìn)行校準(zhǔn)，也可以被用來(lái)對(duì)無(wú)線電臺(tái)的跳頻信號(hào)和頻率調(diào)制信號(hào)進(jìn)行分析。該頻率計(jì)采用VHDL硬件語(yǔ)言編程，以MAX+PLUSⅡ?yàn)殚_(kāi)發(fā)環(huán)境，極大地減少了硬件資源的占。經(jīng)過(guò)對(duì)仿真結(jié)果的分析，符合設(shè)計(jì)要求。它是以可編程邏輯器件為物質(zhì)基礎(chǔ)，以計(jì)算機(jī)為工作平臺(tái)，以EDA工具軟件為開(kāi)發(fā)環(huán)境，以硬件描述語(yǔ)言（HDL）為電子系統(tǒng)功能描述的主要方式，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。在測(cè)頻的方法中，以數(shù)字頻率計(jì)測(cè)量頻率的精度高、使用方便、測(cè)量迅速，及便于實(shí)現(xiàn)測(cè)量過(guò)程自動(dòng)化等優(yōu)點(diǎn)作為頻率測(cè)量的重要途徑之一。經(jīng)分析，直接測(cè)頻法的測(cè)量準(zhǔn)確度與信號(hào)的頻率有關(guān)，當(dāng)待測(cè)信號(hào)頻率較高時(shí)，測(cè)量準(zhǔn)確度也較高，反之測(cè)量準(zhǔn)確度也較。為了保證測(cè)試精度，一般以中間頻率為界限,但是測(cè)量的精度均會(huì)隨頻率變化而變化。分為100、1000檔的頻率顯示。本論文以廣義頻率計(jì)的設(shè)計(jì)思路及過(guò)程進(jìn)行詳細(xì)介紹，對(duì)于狹義頻率計(jì)的設(shè)計(jì)將在附錄給出簡(jiǎn)要說(shuō)明。器件編程 MAX+PLUSⅡ/Programmer是使用Compiler生成的編程文件對(duì)Altera器件進(jìn)行編程的，它可以用來(lái)對(duì)器件編程、校驗(yàn)、試驗(yàn)，檢查是否空白以及進(jìn)行功能測(cè)試。File菜單 具有文件管理等功能。通過(guò)編譯器，可以實(shí)現(xiàn)邏輯綜合與試配、定時(shí)驅(qū)動(dòng)的編譯、設(shè)計(jì)規(guī)則的檢查、多器件的劃分、自動(dòng)錯(cuò)誤定位、編程文件的產(chǎn)生等功能。（1）實(shí)體 實(shí)體(ENTITY)是VHDL設(shè)計(jì)的必要組成部分，是設(shè)計(jì)實(shí)體的表層設(shè)計(jì)單元。子程序是具有某一特定功能的VHDL程序模塊，利用子程序能夠有效地完成重復(fù)性的工作。architecture div_clk of div_clk is signal clk_counter:integer range 0 to 1。由以上理論分析可知，上述兩方案均可實(shí)現(xiàn)要求，并且經(jīng)過(guò)實(shí)現(xiàn)仿真驗(yàn)證，二者都滿足設(shè)計(jì)需要。ENTITY CNT10 IS PORT(CLK,RST,EN:IN STD_LOGIC。 ELSE CQI:=(OTHERS=39。故本設(shè)計(jì)中選擇方案二的思路。 nu:=0。 fb0:out std_logic)。)then g1=39。039。139。port(clki:in std_logic。use 。 t_10=t_10+39。 if(t_1000=1001 and t_100=1001 and t_10=1001 and t_1=1001)then t_1=0000。 Q1=t_1。entity flj isport(fb,clk,rst:in std_logic。ponent sz is ——對(duì)sz模塊元件的說(shuō)明port(clki:in std_logic。 ——端口列表的說(shuō)明 end bhv。 仿真過(guò)程圖58 時(shí)鐘模塊的編譯過(guò)程圖59 時(shí)鐘模塊的仿真過(guò)程其中輸入信號(hào)clki為系統(tǒng)的時(shí)鐘信號(hào)，輸出信號(hào)clko為分頻后得到的時(shí)鐘信號(hào)，由上圖中可以看出，clko的頻率為clki的1/16。圖516 頂層頻率計(jì)的結(jié)構(gòu)化示意圖 原理圖仿真過(guò)程圖517 頂層頻率計(jì)的系統(tǒng)連接圖圖518 頻率計(jì)原理圖的編譯過(guò)程圖519 頻率計(jì)原理圖的仿真過(guò)程根據(jù)仿真結(jié)果可知，當(dāng)選擇k1檔位進(jìn)行測(cè)試，預(yù)測(cè)試方波頻率值設(shè)定為1000Hz，原理圖程序仿真后，輸出d、c、b、a所表示的千、百、十、個(gè)分別為“06”“3F”“3F”“3F”,即顯示十進(jìn)制數(shù)1000，驗(yàn)證正確。 畢業(yè)設(shè)計(jì)的體會(huì)本次畢業(yè)設(shè)計(jì)即將接近尾聲，本人設(shè)計(jì)了能夠?qū)崿F(xiàn)對(duì)于1Hz～10MHz頻率范圍的方波頻率進(jìn)行測(cè)量的頻率計(jì)，并能夠在四位數(shù)碼管上顯示。并且通過(guò)這次的實(shí)踐操作,更加地明白了EDA技術(shù)極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度，也說(shuō)明了EDA技術(shù)對(duì)于我們專(zhuān)業(yè)學(xué)生的專(zhuān)業(yè)知識(shí)掌握的重要性。最后，我非常地感謝我的父母。USE 。 結(jié)束閘門(mén)時(shí)間 END PROCESS。139。 END PROCESS。039。：數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過(guò)程中，根據(jù)需要將其中的任意一路選擇出來(lái)，并把所選出的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去的數(shù)字邏輯電路，其功能就相當(dāng)于多個(gè)輸入的單刀雙擲開(kāi)關(guān)，也稱(chēng)多路選擇器。 f: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END PROCESS。139。 END IF。 定義變量BEGIN qc=temp_tc。) THEN 檢測(cè)時(shí)鐘信號(hào)上升沿 en = tp。帶清零的D觸發(fā)器的具體程序如下：LIBRARY IEEE。而且在這濃郁的人文環(huán)境下，塑造了我正確科學(xué)的人生觀、價(jià)值觀。本次設(shè)計(jì)只是自己在學(xué)習(xí)相關(guān)知識(shí)后的自我研究，在各方面可能還存在欠缺。，也出現(xiàn)了一些語(yǔ)法提示，造成編譯不能正確完成。頂層文件程序中設(shè)置一系列的信號(hào)，將五個(gè)部分的程序輸入輸出信號(hào)相對(duì)應(yīng)的連接起來(lái)，并與整個(gè)系統(tǒng)的相對(duì)應(yīng)。該時(shí)鐘程序仍為一個(gè)分頻程序，系統(tǒng)時(shí)鐘頻率作為進(jìn)程中敏感信號(hào)列表的值，當(dāng)定義的計(jì)數(shù)變量計(jì)數(shù)到8時(shí)對(duì)輸出clko進(jìn)行邏輯非運(yùn)算，并將變量置零。 u7:BCD7 port map(bcd=p2,led=out3)。 fb0:out std_logic)。use 。 end if。139。139。 計(jì)數(shù)程序library ieee。use 。 fb0=ci。139。 ——當(dāng)為系統(tǒng)的總體復(fù)位時(shí)，所有的輸出均為低電平，無(wú)輸出elsif(k1=39。 k1,k2,k3,k4:in std_logic。nu2:=nu2+1。其例化元件如下：圖33 計(jì)數(shù)模塊方案一的例化結(jié)構(gòu)圖整體電路的連接如下圖所示：圖34 計(jì)數(shù)模塊方案一的仿真結(jié)果方案二：將能夠?qū)崿F(xiàn)四位十進(jìn)制計(jì)數(shù)的模塊用一段整體的硬件描述語(yǔ)言實(shí)現(xiàn)，直接完成所需的計(jì)數(shù)功能。139。USE 。其例化后的結(jié)構(gòu)如下：圖31 時(shí)鐘模塊方案一的例化結(jié)構(gòu)圖仿真的波形如下圖所示：圖32 時(shí)鐘模塊方案一的仿真結(jié)果根據(jù)上圖所示，其能正確滿足所需設(shè)計(jì)要求。 clk1:out std_logic)。并行語(yǔ)句可以直接構(gòu)成結(jié)構(gòu)體，是最具有VHDL特色的語(yǔ)句 。VHDL程序結(jié)構(gòu)的顯著特點(diǎn)是，任何一個(gè)工程設(shè)計(jì)或設(shè)計(jì)實(shí)體都可分為內(nèi)外兩部分，外面的部分為可視部分，用實(shí)體來(lái)說(shuō)明端口特性；里面的部分為不可視部分，用結(jié)構(gòu)體來(lái)說(shuō)明其內(nèi)部功能和算法，由實(shí)際的功能描述語(yǔ)句組成。層次設(shè)計(jì)的一般步驟：創(chuàng)建圖元；層次設(shè)計(jì)；查看項(xiàng)目的設(shè)計(jì)層次。（2）菜單欄MAX+PLUSⅡ的菜單欄包括各種命令操作和參數(shù)設(shè)置，主要有MAX+PLUSⅡ、File、Assign、Options和Help等5個(gè)下拉菜單。設(shè)計(jì)處理 MAX+PLUSⅡ處理一個(gè)設(shè)計(jì)時(shí)，Compiler在設(shè)計(jì)文件中讀取信息并產(chǎn)生編程文件和仿真文件，定時(shí)分析程序（Timing Analyzer）可分析設(shè)計(jì)的定時(shí)，信息處理程序（Message processor）可自動(dòng)定位錯(cuò)誤。閘門(mén)時(shí)間越長(zhǎng)，標(biāo)準(zhǔn)頻率越高，測(cè)頻的相對(duì)誤差就越小。方案一：根據(jù)設(shè)計(jì)要求，提出廣義上等精度數(shù)字頻率計(jì)系統(tǒng)實(shí)際方案。1個(gè)計(jì)數(shù)誤差，在被測(cè)信號(hào)頻率較低時(shí)的測(cè)量精度就會(huì)很低；而對(duì)于直接測(cè)周期法來(lái)說(shuō)，是由于標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)器總存在177。由于閘門(mén)時(shí)間通常不是待測(cè)信號(hào)的整數(shù)倍，故會(huì)產(chǎn)生最大為177。 目錄 1 概述 1 設(shè)計(jì)概述 1 設(shè)計(jì)原理 1 設(shè)計(jì)方案 4 2 MAX+PLUSⅡ開(kāi)發(fā)軟件及VHDL描述語(yǔ)言 6 MAX+PLUSⅡ的概述 6 MAX+PLUSⅡ的安裝 6 MAX+PLUSⅡ的設(shè)計(jì)過(guò)程 6 MAX+PLUSⅡ管理器 7 設(shè)計(jì)輸入 8 設(shè)計(jì)處理及檢驗(yàn) 9 VHDL硬件描述語(yǔ)言 9 VHDL概述 9 VHDL程序結(jié)構(gòu) 10 VHDL的語(yǔ)法 11 3 頻率計(jì)系統(tǒng)方案的分析 13 時(shí)鐘模塊的方案 13 換檔模塊的方案 15 計(jì)數(shù)模塊的方案 15 4 功能模塊的VHDL描述 18 分頻程序 18 位選程序 19 時(shí)鐘程序 20 計(jì)數(shù)程序 21 顯示程序 23 頂層文件 24 5 仿真過(guò)程及結(jié)果分析 26 分頻fp模塊 26 結(jié)構(gòu)化元件 26 仿真過(guò)程 27 位選wx模塊 27 結(jié)構(gòu)化元件 27 仿真過(guò)程 28 時(shí)鐘sz模塊 29 結(jié)構(gòu)化元件 29 仿真過(guò)程 30 計(jì)數(shù)countt模塊 31 結(jié)構(gòu)化元件 31 仿真過(guò)程 31 譯碼顯示BCD7模塊 32 結(jié)構(gòu)化元件 32 仿真過(guò)程 33 頂層文件 33 結(jié)構(gòu)化元件 33 原理圖仿真過(guò)程 34 文本仿真過(guò)程 35 6 總結(jié) 37 仿真過(guò)程中出現(xiàn)的問(wèn)題 37 畢業(yè)設(shè)計(jì)的體會(huì) 37致謝 39附錄 等精度頻率計(jì)方案二的簡(jiǎn)介 40參考文獻(xiàn) 48 1 概述 設(shè)計(jì)概述頻率，作為電子技術(shù)中最基本的參數(shù)之一，與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更為重要。所以這些，都離不開(kāi)EDA技術(shù)的有力支持。 next, the measured signal will have the frequency divided according to the actual needs (can select different divided frequency ,100、1000)，so that it could acplish 1Hz、10Hz、100Hz、1000H