【正文】 c: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。s1amp。 END IF。EVENT AND clkx =39。 ARCHITECTURE tx_rtl OF tx IS SIGNAL temp_tx: STD_LOGIC_VECTOR(31 DOWNTO 0)。USE 。)。)。 定義使能信號(hào) qc: OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。在每一次測(cè)量前都要對(duì)計(jì)數(shù)器清零之后才開(kāi)始計(jì)數(shù)，避免之前的計(jì)數(shù)結(jié)果帶來(lái)的影響。 ELSIF (clkx39。 定義被測(cè)信號(hào)作為時(shí)鐘信號(hào)； clr: IN STD_LOGIC。每次開(kāi)始測(cè)量時(shí)，由預(yù)置的閘門(mén)信號(hào)和被測(cè)信號(hào)共同控制D觸發(fā)器，輸出用以控制計(jì)數(shù)器開(kāi)閉的使能信號(hào)en。在我完成畢業(yè)設(shè)計(jì)期間，他們依然一如既往地支持著我，時(shí)刻在精神和生活上鼓勵(lì)著我，從而使我的論文能夠順利地完成。在相互溝通交流的過(guò)程中，感受著來(lái)自不同文化背景下的個(gè)人魅力，時(shí)刻激勵(lì)著我不斷向前努力。這學(xué)期的畢業(yè)設(shè)計(jì)也已經(jīng)落下帷幕。方案一中，對(duì)于輸出檔位的顯示，可在后續(xù)電路中接入LED指示燈進(jìn)行相應(yīng)的檔位選擇顯示，或者將這些四位輸出在經(jīng)七位碼的轉(zhuǎn)換之后，經(jīng)數(shù)碼顯示管而直接得出檔位的選擇指示。但在查閱了相關(guān)資料后,我逐步地不斷完善頻率計(jì)的原理框圖，最終進(jìn)行了仿真實(shí)驗(yàn)?！獙?duì)于總線和各輸入/出連線的節(jié)點(diǎn)未能正確匹配，造成信號(hào)的傳輸中斷，需要保持兩者間的命名及端口個(gè)數(shù)的相一致。6 總 結(jié) 仿真過(guò)程中出現(xiàn)的問(wèn)題 在進(jìn)行實(shí)際的仿真前，我對(duì)相關(guān)VHDL的語(yǔ)言描述及相關(guān)仿真環(huán)境進(jìn)行了認(rèn)真的學(xué)習(xí)，在理論上熟練掌握的基礎(chǔ)上，開(kāi)始實(shí)際操作，但在使用MAX+PLUSⅡ的仿真過(guò)程中，亦出現(xiàn)了如下等問(wèn)題，并通過(guò)仔細(xì)的糾錯(cuò)，最終能夠正確完成此課題。圖中BCD[3..0]為經(jīng)過(guò)分頻后的方波計(jì)數(shù)得到的各個(gè)數(shù)位上的數(shù)據(jù)，經(jīng)譯碼轉(zhuǎn)換后由LED[6..0]輸出。需要說(shuō)明的是，此處所得到的測(cè)量結(jié)果為頻率計(jì)選擇檔位后的值，即輸出的頻率需要乘以檔位，最終所得到數(shù)據(jù)才為所測(cè)量方波的頻率值。 時(shí)鐘sz模塊 結(jié)構(gòu)化元件，用以對(duì)于方波頻率的計(jì)數(shù)測(cè)量。圖51 分頻模塊的結(jié)構(gòu)化示意圖其中fb1為預(yù)測(cè)方波輸入信號(hào)，ao，bo，co，do分別為分頻后的四路信號(hào)。 u2:wx port map(k1=k1,k2=k2,k3=k3,k4=k4,ai=h0,bi=h1,ci=h2,di=h3, rst=rst,fb0=s0,g1=g1,g2=g2,g3=g3,g4=g4) u3:sz port map(clki=clk,clko=s1)。 ponent countt is ——對(duì)countt模塊元件的說(shuō)明 port(cp,clk1:in std_logic。 ponent wx is ——對(duì)wx模塊元件的說(shuō)明port(ai,bi,ci,di,rst:in std_logic。 out1,out2,out3,out4:out std_logic_vector(6 downto 0))。ARCHITECTURE ART OF BCD7 IS BEGIN LED=0111111 WHEN BCD=0000 ELSE 0000110 WHEN BCD=0001 ELSE 1011011 WHEN BCD=0010 ELSE 1001111 WHEN BCD=0011 ELSE 1100110 WHEN BCD=0100 ELSE 1101101 WHEN BCD=0101 ELSE 1111101 WHEN BCD=0110 ELSE 0000111 WHEN BCD=0111 ELSE 1111111 WHEN BCD=1000 ELSE 1101111 WHEN BCD=1001 ELSE 0000000。 Q4=t_1000。 t=39。 t_1000=0000。 t_10=0000。139。event and CP=39。 Q1,Q2,Q3,Q4:out std_logic_vector(3 downto 0))。 ——完成對(duì)輸入信號(hào)的16分頻end if。architecture bhv of sz isbegin process(clki)variable count:integer range 0 to v。end process。g2=39。139。 fb0=bi。)then g1=39。039。039。139。 位選程序library ieee。 nu1:=0。139。use 。 CQ=CQI。 END IF。EVENT AND CLK=39。END CNT10。在一定的計(jì)數(shù)時(shí)間(可選擇為1s的高電平)內(nèi)，通過(guò)計(jì)數(shù)對(duì)被測(cè)信號(hào)脈沖的個(gè)數(shù)，并以四位(千、百、十、個(gè)位)，且每位均為十進(jìn)制的數(shù)值方式輸出。方案一：將時(shí)鐘信號(hào)倍頻，如將1s的基準(zhǔn)信號(hào)依次進(jìn)行1倍頻、10倍頻、100倍頻、1000倍頻，分別得到1s、。 end if。139。use 。屬性描述語(yǔ)句用于對(duì)信號(hào)或其他項(xiàng)目的多種屬性進(jìn)行檢測(cè)或測(cè)試。（2）VHDL的描述語(yǔ)句包括一系列順序語(yǔ)句及并行語(yǔ)句兩大基本描述語(yǔ)句。（3）庫(kù) 庫(kù)(LIBRARY)是用來(lái)存儲(chǔ)預(yù)先完成的程序包和數(shù)據(jù)集合體的倉(cāng)庫(kù)。庫(kù)說(shuō)明LIBRARY USE程序包PACKAGE實(shí)體ENTITY配置CONFIGURATION結(jié)構(gòu)體ARCHITECTURE行為描述BEHAVIOR數(shù)據(jù)流描述DATAFLOW結(jié)構(gòu)化描述STRUCTURE圖22 VHDL程序結(jié)構(gòu)其中實(shí)體和結(jié)構(gòu)體是VHDL程序不可缺少的最基本的兩個(gè)組成部分，它們可以構(gòu)成最簡(jiǎn)單的VHDL文件。檢驗(yàn)過(guò)程分仿真分析和定時(shí)分析兩大部分。(3)層次設(shè)計(jì)在開(kāi)發(fā)復(fù)雜數(shù)字系統(tǒng)時(shí)，通常使用層次設(shè)計(jì)的設(shè)計(jì)方法。Help菜單 用于打開(kāi)各種幫助文件和說(shuō)明文件。狀態(tài)欄 當(dāng)鼠標(biāo)置于菜單命令和工具欄的某一圖標(biāo)上時(shí)，狀態(tài)欄顯示其簡(jiǎn)短描述，起到提示用戶的作用。編譯 主要完成器件的選擇及適配，邏輯的綜合及器件的裝入，延時(shí)信息的提取。 MAX+PLUSⅡ的設(shè)計(jì)過(guò)程（1）MAX+PLUSⅡ軟件的組成MAX+PLUSⅡ由設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)計(jì)校驗(yàn)和器件編程四部分組成。它可以以圖形、文字輸入方式（AHDL、VHDL及Verilog HDL）和波形方式輸入設(shè)計(jì)文件，可以編譯并生成各種能夠下載到EPROM和各種ALTERA器件的文件，還可以進(jìn)行仿真以檢驗(yàn)設(shè)計(jì)的正確性。在測(cè)量過(guò)程中，由于fx計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上升沿觸發(fā)的，在閘門(mén)時(shí)間t內(nèi)對(duì)fx的計(jì)數(shù)Nx無(wú)誤差（t=Nx*Tx）；對(duì)fs的計(jì)數(shù)Ns最多相差一個(gè)數(shù)的誤差，即｜ΔNs｜≤1，其測(cè)量頻率為: fxe=[Nx/(Ns+ΔNs)]/fs。當(dāng)預(yù)置門(mén)控信號(hào)為高電平時(shí)，被測(cè)信號(hào)的上升沿通過(guò)D觸發(fā)器的Q端同時(shí)啟動(dòng)CNT1和CNT2?？傻贸觯瑢?shí)際閘門(mén)時(shí)間t與預(yù)置閘門(mén)時(shí)間t1并不嚴(yán)格相等地，但差值不超過(guò)被測(cè)信號(hào)的一個(gè)周期。通常分為廣義與狹義兩個(gè)方面的討論。無(wú)論是直接測(cè)頻法還是直接測(cè)周方法，它們都有著共同的優(yōu)點(diǎn)：測(cè)量方便、讀數(shù)直接，在比較寬的頻率范圍內(nèi)能夠獲得較高的測(cè)量精度。l個(gè)，所以直接測(cè)頻法的測(cè)量誤差主要是取決于閘門(mén)時(shí)間T和計(jì)數(shù)器所記得的脈沖個(gè)數(shù)的準(zhǔn)確度。相反閘門(mén)時(shí)間取的越短，測(cè)量的頻率值刷新就會(huì)越快，但它將會(huì)直接影響到測(cè)量頻率的精度。正是由于頻率計(jì)能快速準(zhǔn)確地捕捉到被測(cè)信號(hào)頻率的變化，因而，頻率計(jì)才會(huì)擁有非常廣泛的應(yīng)用范圍。由最終的仿真波形與分析結(jié)果表明，所設(shè)計(jì)的電路通過(guò)硬件仿真能夠滿足數(shù)字頻率計(jì)的功能要求，具有理論與實(shí)踐意義，實(shí)現(xiàn)了電子電路自動(dòng)化的過(guò)程。 對(duì)于此次畢業(yè)設(shè)計(jì)完成的等精度數(shù)字頻率計(jì)設(shè)計(jì)與仿真，在實(shí)際中有很廣泛的應(yīng)用。 finally, with the function realization of decoding display module, the 4 bit binary count code will be converted into 7 bit code that is for output display. Through the analysis of the simulation results, it matches the design requirement. 【Key words】Frequency Meter Frequency Divided MAX+PLUSⅡ VHDL【Type of Thesis】Type of Application前 言 在當(dāng)今這個(gè)數(shù)字化和網(wǎng)絡(luò)化為特征的信息技術(shù)革命大潮中，電子技術(shù)獲得了飛速發(fā)展，現(xiàn)代電子產(chǎn)品幾乎滲透到了社會(huì)的各個(gè)領(lǐng)域。論文題目：等精度數(shù)字頻率計(jì)設(shè)計(jì)與仿真專(zhuān)業(yè)：學(xué)生： 簽名： 指導(dǎo)教師： 簽名： 摘 要 本文主要介紹了在MAX+PLUSⅡ的仿真環(huán)境下，并基于VHDL程序語(yǔ)言的描述完成等精度數(shù)字頻率計(jì)的設(shè)計(jì)與仿真，分為分頻（fp）、位選(wx)、時(shí)鐘(sz)、計(jì)數(shù)(countt)、譯碼顯示(bcd7)共五個(gè)模塊?，F(xiàn)代電子產(chǎn)品的性能也在進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來(lái)越快。頻率是信號(hào)的一個(gè)基本參量，測(cè)量信號(hào)頻率的工具即頻率計(jì)是電子系統(tǒng)測(cè)量的常用工具。第1章概述了本次頻率計(jì)設(shè)計(jì)的基本過(guò)程；第2章主要介紹了MAX+PLUSⅡ開(kāi)發(fā)工具VHDL硬件描述語(yǔ)言；第3章主要介紹了等精度頻率計(jì)設(shè)計(jì)的具體系統(tǒng)分析；第4章主要介紹了功能模塊的VHDL描述過(guò)程；第5章主要介紹了數(shù)字頻率計(jì)的仿真結(jié)果及分析過(guò)程。在傳統(tǒng)的生產(chǎn)制造企業(yè)中，頻率計(jì)被非常廣泛地應(yīng)用在生產(chǎn)測(cè)試中。每次測(cè)量時(shí)，采用時(shí)基信號(hào)產(chǎn)生的閘門(mén)信號(hào)來(lái)啟動(dòng)計(jì)數(shù)器，并對(duì)輸入的脈沖信號(hào)計(jì)數(shù)；閘門(mén)信號(hào)結(jié)束則將計(jì)數(shù)結(jié)果送入鎖存器，然后計(jì)數(shù)器清零，準(zhǔn)備下次計(jì)數(shù)。二是間接測(cè)頻法，如測(cè)周法，通過(guò)測(cè)量被測(cè)信號(hào)一個(gè)周期時(shí)間計(jì)時(shí)信號(hào)的脈沖個(gè)數(shù)， 然后換算出被測(cè)信號(hào)的頻率。但是這兩種測(cè)頻方法都有的共同缺點(diǎn)就是：閘門(mén)的開(kāi)啟時(shí)刻與計(jì)數(shù)脈沖的之間的時(shí)間關(guān)系是不相關(guān)的，也就是說(shuō)這兩種方法的測(cè)量誤差主要是來(lái)自于對(duì)被測(cè)信號(hào)或標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)誤差。從廣義上講，可對(duì)直接測(cè)頻法進(jìn)行改進(jìn)，在完成簡(jiǎn)單的測(cè)量頻率的基礎(chǔ)上，增加多功能換檔，可實(shí)現(xiàn)在擴(kuò)展測(cè)頻范圍，提高測(cè)量精度，在不同的檔位下實(shí)現(xiàn)廣義的等精度測(cè)量。本設(shè)計(jì)從廣義和狹義兩個(gè)方面均進(jìn)行了測(cè)量頻率的討論。CNTCNT2同時(shí)對(duì)標(biāo)準(zhǔn)頻率信號(hào)和被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，分別為NS和NX。由以上可知：δ=｜ΔNs｜/Ns≤1/Ns=1/(τ?fs)。豐富的圖形界面，可隨時(shí)訪問(wèn)的在線幫助文檔，使用戶能夠快速輕松地掌握和使用MAX+PLUSⅡ軟件。設(shè)計(jì)輸入 有多種方法，主要包括文本設(shè)計(jì)輸入方式、原理圖輸入方式、高級(jí)設(shè)計(jì)輸入方式、波形輸入方式、層次設(shè)計(jì)輸入方式和底層設(shè)計(jì)輸入方式。前仿真 此時(shí)為零延時(shí)模式，主要為檢驗(yàn)輸入是否有誤。可以通過(guò)設(shè)置Options/Preferences選項(xiàng)打開(kāi)或關(guān)閉狀態(tài)欄。 設(shè)計(jì)輸入（1）圖形輸入圖形輸入方式是使用MAX+PLUSⅡ提供的圖元和用戶自己創(chuàng)建的圖元件作為輸入單元輸入設(shè)計(jì)的原理圖，從而完成設(shè)計(jì)的輸入任務(wù)。MAX+PLUSⅡ支持多級(jí)層次化設(shè)計(jì)，每層中的設(shè)計(jì)文件可以是不同格式的設(shè)計(jì)文件。仿真分析需要輸入激勵(lì)信號(hào)，重點(diǎn)檢查邏輯功能能否符合設(shè)計(jì)要求。而庫(kù)、程序包和配置則可有可無(wú)，設(shè)計(jì)者可根據(jù)需要選用。其信息可以是預(yù)先定義好的數(shù)據(jù)類(lèi)型、子程序等設(shè)計(jì)單元的集合體(程序包),也可以是預(yù)先設(shè)計(jì)好的各種設(shè)計(jì)實(shí)體(元件庫(kù)程序包)。順序語(yǔ)句只能出現(xiàn)在進(jìn)程和子程序中，仿真執(zhí)行順序與其書(shū)寫(xiě)順序基本一致。 3 頻率計(jì)系統(tǒng)方案的分析 根據(jù)在概述中，對(duì)本設(shè)計(jì)原理的分析，在本章中將詳細(xì)說(shuō)明對(duì)于第一章中方案一的設(shè)計(jì)思路。use 。)then if(clk_counter=1)then clk1=39。 end process。在此時(shí)鐘的高電平計(jì)數(shù)周期下，得到相應(yīng)的被測(cè)信號(hào)頻率的實(shí)際顯示數(shù)值，然后需要對(duì)其乘以相應(yīng)的倍頻倍數(shù)，100、1000。方案一：將頻率計(jì)的四位十進(jìn)制計(jì)數(shù)過(guò)程分別用四個(gè)相同的單個(gè)十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)，即首個(gè)計(jì)數(shù)器的進(jìn)位輸出端與次個(gè)計(jì)數(shù)器的時(shí)鐘信號(hào)輸入端相連，完成逐級(jí)計(jì)數(shù)。ARCHITECTURE behave OF CNT10 ISBEGIN PROCESS(CLK,RST,EN) VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 END IF。 END PROCESS。entity fp isport(fb1:in std_logic。)then ——遇輸入信號(hào)脈沖的上升沿計(jì)數(shù) nu:=nu+1。end if。use 。)