【正文】 c: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。s1amp。 END IF。EVENT AND clkx =39。 ARCHITECTURE tx_rtl OF tx IS SIGNAL temp_tx: STD_LOGIC_VECTOR(31 DOWNTO 0)。USE 。)。)。 定義使能信號 qc: OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。在每一次測量前都要對計數(shù)器清零之后才開始計數(shù)，避免之前的計數(shù)結果帶來的影響。 ELSIF (clkx39。 定義被測信號作為時鐘信號； clr: IN STD_LOGIC。每次開始測量時，由預置的閘門信號和被測信號共同控制D觸發(fā)器，輸出用以控制計數(shù)器開閉的使能信號en。在我完成畢業(yè)設計期間，他們依然一如既往地支持著我，時刻在精神和生活上鼓勵著我，從而使我的論文能夠順利地完成。在相互溝通交流的過程中，感受著來自不同文化背景下的個人魅力，時刻激勵著我不斷向前努力。這學期的畢業(yè)設計也已經(jīng)落下帷幕。方案一中，對于輸出檔位的顯示，可在后續(xù)電路中接入LED指示燈進行相應的檔位選擇顯示，或者將這些四位輸出在經(jīng)七位碼的轉(zhuǎn)換之后，經(jīng)數(shù)碼顯示管而直接得出檔位的選擇指示。但在查閱了相關資料后,我逐步地不斷完善頻率計的原理框圖，最終進行了仿真實驗?！獙τ诳偩€和各輸入/出連線的節(jié)點未能正確匹配，造成信號的傳輸中斷，需要保持兩者間的命名及端口個數(shù)的相一致。6 總 結 仿真過程中出現(xiàn)的問題 在進行實際的仿真前，我對相關VHDL的語言描述及相關仿真環(huán)境進行了認真的學習，在理論上熟練掌握的基礎上，開始實際操作，但在使用MAX+PLUSⅡ的仿真過程中，亦出現(xiàn)了如下等問題，并通過仔細的糾錯，最終能夠正確完成此課題。圖中BCD[3..0]為經(jīng)過分頻后的方波計數(shù)得到的各個數(shù)位上的數(shù)據(jù)，經(jīng)譯碼轉(zhuǎn)換后由LED[6..0]輸出。需要說明的是，此處所得到的測量結果為頻率計選擇檔位后的值，即輸出的頻率需要乘以檔位，最終所得到數(shù)據(jù)才為所測量方波的頻率值。 時鐘sz模塊 結構化元件，用以對于方波頻率的計數(shù)測量。圖51 分頻模塊的結構化示意圖其中fb1為預測方波輸入信號，ao，bo，co，do分別為分頻后的四路信號。 u2:wx port map(k1=k1,k2=k2,k3=k3,k4=k4,ai=h0,bi=h1,ci=h2,di=h3, rst=rst,fb0=s0,g1=g1,g2=g2,g3=g3,g4=g4) u3:sz port map(clki=clk,clko=s1)。 ponent countt is ——對countt模塊元件的說明 port(cp,clk1:in std_logic。 ponent wx is ——對wx模塊元件的說明port(ai,bi,ci,di,rst:in std_logic。 out1,out2,out3,out4:out std_logic_vector(6 downto 0))。ARCHITECTURE ART OF BCD7 IS BEGIN LED=0111111 WHEN BCD=0000 ELSE 0000110 WHEN BCD=0001 ELSE 1011011 WHEN BCD=0010 ELSE 1001111 WHEN BCD=0011 ELSE 1100110 WHEN BCD=0100 ELSE 1101101 WHEN BCD=0101 ELSE 1111101 WHEN BCD=0110 ELSE 0000111 WHEN BCD=0111 ELSE 1111111 WHEN BCD=1000 ELSE 1101111 WHEN BCD=1001 ELSE 0000000。 Q4=t_1000。 t=39。 t_1000=0000。 t_10=0000。139。event and CP=39。 Q1,Q2,Q3,Q4:out std_logic_vector(3 downto 0))。 ——完成對輸入信號的16分頻end if。architecture bhv of sz isbegin process(clki)variable count:integer range 0 to v。end process。g2=39。139。 fb0=bi。)then g1=39。039。039。139。 位選程序library ieee。 nu1:=0。139。use 。 CQ=CQI。 END IF。EVENT AND CLK=39。END CNT10。在一定的計數(shù)時間(可選擇為1s的高電平)內(nèi)，通過計數(shù)對被測信號脈沖的個數(shù)，并以四位(千、百、十、個位)，且每位均為十進制的數(shù)值方式輸出。方案一：將時鐘信號倍頻，如將1s的基準信號依次進行1倍頻、10倍頻、100倍頻、1000倍頻，分別得到1s、。 end if。139。use 。屬性描述語句用于對信號或其他項目的多種屬性進行檢測或測試。（2）VHDL的描述語句包括一系列順序語句及并行語句兩大基本描述語句。（3）庫 庫(LIBRARY)是用來存儲預先完成的程序包和數(shù)據(jù)集合體的倉庫。庫說明LIBRARY USE程序包PACKAGE實體ENTITY配置CONFIGURATION結構體ARCHITECTURE行為描述BEHAVIOR數(shù)據(jù)流描述DATAFLOW結構化描述STRUCTURE圖22 VHDL程序結構其中實體和結構體是VHDL程序不可缺少的最基本的兩個組成部分，它們可以構成最簡單的VHDL文件。檢驗過程分仿真分析和定時分析兩大部分。(3)層次設計在開發(fā)復雜數(shù)字系統(tǒng)時，通常使用層次設計的設計方法。Help菜單 用于打開各種幫助文件和說明文件。狀態(tài)欄 當鼠標置于菜單命令和工具欄的某一圖標上時，狀態(tài)欄顯示其簡短描述，起到提示用戶的作用。編譯 主要完成器件的選擇及適配，邏輯的綜合及器件的裝入，延時信息的提取。 MAX+PLUSⅡ的設計過程（1）MAX+PLUSⅡ軟件的組成MAX+PLUSⅡ由設計輸入、設計處理、設計校驗和器件編程四部分組成。它可以以圖形、文字輸入方式（AHDL、VHDL及Verilog HDL）和波形方式輸入設計文件，可以編譯并生成各種能夠下載到EPROM和各種ALTERA器件的文件，還可以進行仿真以檢驗設計的正確性。在測量過程中，由于fx計數(shù)的起停時間都是由該信號的上升沿觸發(fā)的，在閘門時間t內(nèi)對fx的計數(shù)Nx無誤差（t=Nx*Tx）；對fs的計數(shù)Ns最多相差一個數(shù)的誤差，即｜ΔNs｜≤1，其測量頻率為: fxe=[Nx/(Ns+ΔNs)]/fs。當預置門控信號為高電平時，被測信號的上升沿通過D觸發(fā)器的Q端同時啟動CNT1和CNT2?？傻贸?，實際閘門時間t與預置閘門時間t1并不嚴格相等地，但差值不超過被測信號的一個周期。通常分為廣義與狹義兩個方面的討論。無論是直接測頻法還是直接測周方法，它們都有著共同的優(yōu)點：測量方便、讀數(shù)直接，在比較寬的頻率范圍內(nèi)能夠獲得較高的測量精度。l個，所以直接測頻法的測量誤差主要是取決于閘門時間T和計數(shù)器所記得的脈沖個數(shù)的準確度。相反閘門時間取的越短，測量的頻率值刷新就會越快，但它將會直接影響到測量頻率的精度。正是由于頻率計能快速準確地捕捉到被測信號頻率的變化，因而，頻率計才會擁有非常廣泛的應用范圍。由最終的仿真波形與分析結果表明，所設計的電路通過硬件仿真能夠滿足數(shù)字頻率計的功能要求，具有理論與實踐意義，實現(xiàn)了電子電路自動化的過程。 對于此次畢業(yè)設計完成的等精度數(shù)字頻率計設計與仿真，在實際中有很廣泛的應用。 finally, with the function realization of decoding display module, the 4 bit binary count code will be converted into 7 bit code that is for output display. Through the analysis of the simulation results, it matches the design requirement. 【Key words】Frequency Meter Frequency Divided MAX+PLUSⅡ VHDL【Type of Thesis】Type of Application前 言 在當今這個數(shù)字化和網(wǎng)絡化為特征的信息技術革命大潮中，電子技術獲得了飛速發(fā)展，現(xiàn)代電子產(chǎn)品幾乎滲透到了社會的各個領域。論文題目：等精度數(shù)字頻率計設計與仿真專業(yè)：學生： 簽名： 指導教師： 簽名： 摘 要 本文主要介紹了在MAX+PLUSⅡ的仿真環(huán)境下，并基于VHDL程序語言的描述完成等精度數(shù)字頻率計的設計與仿真，分為分頻（fp）、位選(wx)、時鐘(sz)、計數(shù)(countt)、譯碼顯示(bcd7)共五個模塊。現(xiàn)代電子產(chǎn)品的性能也在進一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。頻率是信號的一個基本參量，測量信號頻率的工具即頻率計是電子系統(tǒng)測量的常用工具。第1章概述了本次頻率計設計的基本過程；第2章主要介紹了MAX+PLUSⅡ開發(fā)工具VHDL硬件描述語言；第3章主要介紹了等精度頻率計設計的具體系統(tǒng)分析；第4章主要介紹了功能模塊的VHDL描述過程；第5章主要介紹了數(shù)字頻率計的仿真結果及分析過程。在傳統(tǒng)的生產(chǎn)制造企業(yè)中，頻率計被非常廣泛地應用在生產(chǎn)測試中。每次測量時，采用時基信號產(chǎn)生的閘門信號來啟動計數(shù)器，并對輸入的脈沖信號計數(shù)；閘門信號結束則將計數(shù)結果送入鎖存器，然后計數(shù)器清零，準備下次計數(shù)。二是間接測頻法，如測周法，通過測量被測信號一個周期時間計時信號的脈沖個數(shù)， 然后換算出被測信號的頻率。但是這兩種測頻方法都有的共同缺點就是：閘門的開啟時刻與計數(shù)脈沖的之間的時間關系是不相關的，也就是說這兩種方法的測量誤差主要是來自于對被測信號或標準信號的計數(shù)誤差。從廣義上講，可對直接測頻法進行改進，在完成簡單的測量頻率的基礎上，增加多功能換檔，可實現(xiàn)在擴展測頻范圍，提高測量精度，在不同的檔位下實現(xiàn)廣義的等精度測量。本設計從廣義和狹義兩個方面均進行了測量頻率的討論。CNTCNT2同時對標準頻率信號和被測信號進行計數(shù)，分別為NS和NX。由以上可知：δ=｜ΔNs｜/Ns≤1/Ns=1/(τ?fs)。豐富的圖形界面，可隨時訪問的在線幫助文檔，使用戶能夠快速輕松地掌握和使用MAX+PLUSⅡ軟件。設計輸入 有多種方法，主要包括文本設計輸入方式、原理圖輸入方式、高級設計輸入方式、波形輸入方式、層次設計輸入方式和底層設計輸入方式。前仿真 此時為零延時模式，主要為檢驗輸入是否有誤?？梢酝ㄟ^設置Options/Preferences選項打開或關閉狀態(tài)欄。 設計輸入（1）圖形輸入圖形輸入方式是使用MAX+PLUSⅡ提供的圖元和用戶自己創(chuàng)建的圖元件作為輸入單元輸入設計的原理圖，從而完成設計的輸入任務。MAX+PLUSⅡ支持多級層次化設計，每層中的設計文件可以是不同格式的設計文件。仿真分析需要輸入激勵信號，重點檢查邏輯功能能否符合設計要求。而庫、程序包和配置則可有可無，設計者可根據(jù)需要選用。其信息可以是預先定義好的數(shù)據(jù)類型、子程序等設計單元的集合體(程序包),也可以是預先設計好的各種設計實體(元件庫程序包)。順序語句只能出現(xiàn)在進程和子程序中，仿真執(zhí)行順序與其書寫順序基本一致。 3 頻率計系統(tǒng)方案的分析 根據(jù)在概述中，對本設計原理的分析，在本章中將詳細說明對于第一章中方案一的設計思路。use 。)then if(clk_counter=1)then clk1=39。 end process。在此時鐘的高電平計數(shù)周期下，得到相應的被測信號頻率的實際顯示數(shù)值，然后需要對其乘以相應的倍頻倍數(shù)，100、1000。方案一：將頻率計的四位十進制計數(shù)過程分別用四個相同的單個十進制計數(shù)器實現(xiàn)，即首個計數(shù)器的進位輸出端與次個計數(shù)器的時鐘信號輸入端相連，完成逐級計數(shù)。ARCHITECTURE behave OF CNT10 ISBEGIN PROCESS(CLK,RST,EN) VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 END IF。 END PROCESS。entity fp isport(fb1:in std_logic。)then ——遇輸入信號脈沖的上升沿計數(shù) nu:=nu+1。end if。use 。)