【正文】 WHEN 0011= WHEN OTHERS=dx=NULL。CASE TEMP1 IS WHEN”0000”=dx=Q1。ENTITY wxx IS PORT(CLK:IN STD_LOGIC。 WHEN 1111=DOUT=1110001。 WHEN 0111=DOUT=0000111。 ARCHITECTURE behav OF LED7 IS SIGNAL LED7:STD_LOGIC_VECTOR(7DOWNTO 0)。 Fre1Hz=F3。039。 F1=NOT F1。 定義標準邏輯位矢量數(shù)據(jù)類型 VARIABLE Q2 : STD_LOGIC_VECTOR(31 DOWNTO 0) 。 USE 。 DOUT:OUT STD_LOGIC)。END PROCESS P_REG。THENIF ENA=39。END CNT10。 END BEHAV。THEN RST_CNT=39。139。 USE IEEE. 。很好地鞏固了我們學過的專業(yè)知識，使我對數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進一步的了解和認識，同時對數(shù)據(jù)庫軟件、EDA技術(shù)、VHDL 等系列知識都有了一定的了解。涉及了微機原理和EDA所學的大部分內(nèi)容。 。例如可用來完成BCD—十進制數(shù)、十進制數(shù)—BCD之間數(shù)制的轉(zhuǎn)換。當輸入信號上升到時就會產(chǎn)生鎖存，否則，不進行鎖存，該仿真在上升沿的時候，將其鎖存起來，直到下個上升沿才會改變鎖存的數(shù)據(jù)，如仿真在“0000”的時候上升，則對“0000”進行鎖存。很顯然，3位數(shù)的計數(shù)器最大可以顯示到999，4位數(shù)的最大可以顯示到9999?？刂颇K是整個系統(tǒng)的控制部分，所有的控制信號幾乎都由此模塊產(chǎn)生，控制著其它幾個模塊的工作。數(shù)字鎖存器在固定時間基準的后周期開始工作,即當閘門計數(shù)時間結(jié)束, 閘門下降沿到來時, 鎖存此時計數(shù)模塊的各項輸出。當高電平時允許計數(shù)，低電平時禁止計數(shù)。 （3）模塊的劃分 計數(shù)器在各個擋是被反復(fù)應(yīng)用的，如果在各個擋分別設(shè)計計數(shù)器，就造成資源的浪費，而且在測量周期和頻率時，計數(shù)器的時鐘信號和輸入信號要進行調(diào)換，但是計數(shù)功能是一樣的，所以將計數(shù)器設(shè)計成單獨的模塊。測量頻率時，在某個擋進行測量的時候，就需要提供該擋的時基。 頻率計的設(shè)計方案 根據(jù)頻率計的測頻原理，可以選擇合適的時基信號即閘門時間，對輸入被測信號脈沖進行計數(shù)，實現(xiàn)測頻的目的。所以我們在設(shè)計之前必須要研究以往的設(shè)計方法，通過研究各種設(shè)計方法的優(yōu)點和實用性還有他們各自的設(shè)計需要如硬件和軟件的組成，我們通過研究可以看出，我發(fā)現(xiàn)通過用VHDL編程實現(xiàn)軟件的仿真，在各個模塊的共同作用下，通過對測量信號上升沿的計數(shù)，我們可以簡單，容易的讀出我們所測量的信號的頻率。這種測量方法的測量精度取決于被測信號的周期和計時精度，當被測信號頻率較高時，對計時精度的要求就很高。鎖存器的設(shè)計要求:若已有24位BCD碼存于此模塊的輸入口，在鎖存信號的上跳沿后即被鎖存到寄存器內(nèi)部，并由寄存器的輸出端輸出，然后有實驗箱上7段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。在停止計數(shù)期間，首先需要一個鎖存信號的上跳沿將計數(shù)器在前1s的計數(shù)值鎖存進鎖存器中，并由外部的7段譯碼器譯出，并穩(wěn)定顯示。數(shù)字頻率計首先必須獲得相對穩(wěn)定與準確的時間，同時將被測信號轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識別的脈沖信號，然后通過計數(shù)器計算這一段時間間隔內(nèi)的脈沖個數(shù)，將其換算后顯示出來。 EP1C3T100C芯片外觀圖4 頻率計方案的設(shè)計 頻率計的基本原理頻率計又稱為頻率計數(shù)器，是一種專門對被測信號頻率進行測量的電子測量儀器。在這種新的設(shè)計方法中，由整機系統(tǒng)用戶對整個系統(tǒng)注行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路ASIC來實現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計師親自參與設(shè)計的，直至完成電路到芯片版圖的設(shè)計，再交由IC工廠加工，或者是用可編程ASIC(例如CPLD和FPGA)現(xiàn)場編程實現(xiàn)。這樣設(shè)計出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。利用EDA工具，采用可編程器件，通過設(shè)計芯片來實現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計方法?？梢允褂?Quartus II Block Editor、Text Editor、MegaWizard(R) PlugIn Manager（Tools 菜單）和 EDA 設(shè)計輸入工具[10]建立包括 Altera(R) 宏功能模塊、參數(shù)化模塊庫 (LPM) 函數(shù)和知識產(chǎn)權(quán) (IP) 函數(shù)在內(nèi)的設(shè)計。 (4)對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化,并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。（4）包集合:存放各設(shè)計模塊都能共享的數(shù)據(jù)類型,常數(shù)和子程序等。 VHDL的特點VHDL語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。各功能模塊采用VHDL語言來描述。根據(jù)頻率計的實際情況，本設(shè)計采用串行除法運算，利用多個時鐘周期完成一個完整的除法運算，從而兼顧了頻率計對速度和資源兩方面的要求。對于任意的標準時鐘和被測信號，要找到兩者脈沖完全同步的時刻來開啟、關(guān)閉閘門是不現(xiàn)實的，但有可能找在實現(xiàn)脈沖同步檢測電路時，也存在一個脈沖同步檢測的誤差范圍。60年代以來，在半導體器件和計算機技術(shù)發(fā)展的基礎(chǔ)上，結(jié)合電測技術(shù)創(chuàng)造出了完全新的數(shù)字式儀表。數(shù)字頻率計是計算機、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器，而且它是數(shù)字電壓必不可少的部件。據(jù)統(tǒng)計，目前在美國硅谷約有90%以上的ASIC和FPGA采用硬件描述語言進行設(shè)計，VHDL的應(yīng)用已成為當今以及未來EDA解決方案的核心，而且是復(fù)雜數(shù)字系統(tǒng)設(shè)計的核心。數(shù)字頻率計已是現(xiàn)在頻率計發(fā)展的方向，它不僅可以很方便的讀數(shù)。而數(shù)字頻率計也有了廣泛的發(fā)展，從早期主要是擴展測量范圍，提高測量精度、穩(wěn)定度等，到如今除通常通用頻率計所具有的功能外，還要有數(shù)據(jù)處理功能，統(tǒng)計分析功能，時域分析功能等等，或者包含電壓測量等其他功能。本文提出的全同步頻率測量方法可以在較低的標準時鐘頻率、較短的閘門時間條件下顯著提高頻率測量的精度，適用于各種頻率測量場合。采用VHDL語言設(shè)計一個復(fù)雜的電路系統(tǒng)，運用自頂向下的設(shè)計思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計方法進行設(shè)計。而Verilog HDL是由GDA（Gateway Design Automation）公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具，1985年Moorby推出它的第三個商用仿真器Verilog XL，獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。各組成部分的作用是:（1）實體:用于描述所設(shè)計的系統(tǒng)的外部接口信號。 (2) VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性,隨時可對設(shè)計進行仿真模擬。QuartusII支持多種編輯輸入法，包括圖形編輯輸入法,VHDL,VerilogHDL和AHDL的文本編輯輸入法，符號編輯輸入法，以及內(nèi)存編輯輸入法。3 系統(tǒng)設(shè)計方法概述 電子系統(tǒng)的設(shè)計方法現(xiàn)代電子系統(tǒng)一般由模擬子系統(tǒng)、數(shù)字子系統(tǒng)和微處理器子系統(tǒng)三大部分組成?？删幊唐骷?固定功能元件 電路板的設(shè)計芯片設(shè)計 電子電路電子系統(tǒng) 〔a)傳統(tǒng)設(shè)計方法 (b)基于芯片設(shè)計方法 圖 電子系統(tǒng)的傳統(tǒng)設(shè)計方法和基于芯片的設(shè)計方法比照 可編程邏輯器件和EDA技術(shù)給今天的硬件系統(tǒng)設(shè)計者提供了強有力的工具，使得電子系統(tǒng)的設(shè)計方法發(fā)生了質(zhì)的變化。使電路系統(tǒng)體積大大減小，可靠性得到提高。 目標芯片EP1C3T100C目標芯片[11]選用Altera公司生產(chǎn)的FPGA產(chǎn)品EP1C3T系列[9]中的EP1C3T100C，它具有高密度、低成本、低功率等特點，利用EP1C3T系列CPLD可編程邏輯器件的EAB可在系統(tǒng)中實現(xiàn)邏輯功能和存貯功能。數(shù)字頻率計的主要功能是測量周期信號的頻率。在閘門脈沖開啟主門的期間，特定周期的窄脈沖才能通過主門，從而進入計數(shù)器進行計數(shù)，計數(shù)器的顯示電路則用來顯示被測信號的頻率值，內(nèi)部控制電路則用來完成各種測量功能之間的切換并實現(xiàn)測量設(shè)置。清零信號產(chǎn)生一個清零信號上跳沿。當被測信號頻率較低時將產(chǎn)生較大誤差，除非閘門時間取得很大。1個被測信號的脈沖個數(shù)誤差，T法或M/T法也存在177。如果計數(shù)選通控制信號EN的寬度為1s，那么計數(shù)結(jié)果就為待測信號的頻率；如果計數(shù)選通信號EN的寬度為100ms，那么待測信號的頻率等于計數(shù)結(jié)果10。當測周期的時候，要以頻率及提供的基準信號作為時鐘信號，因為頻率及提供的時基頻率大于輸入信號的頻率，在輸入信號周期內(nèi)，計算頻率計提供的基準信號的周期數(shù)目，再乘以基準信號頻率，就是輸入信號的周期值了。計數(shù)器可以直接定義成一個整形信號，這樣計數(shù)器（即加1）就十分方便，只要使用語句“計數(shù)器=計數(shù)器+1；”就可以。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會由于周期性的清零信號而不斷閃爍。計數(shù)模塊在閘門時間內(nèi)對被測信號進行計數(shù), 有一時鐘使能輸入端ENA，用于鎖定計數(shù)值。顯示模塊則在七段數(shù)碼管片選信號控制下, 將鎖存器保存的BCD 碼數(shù)由譯碼模塊譯出后, 以十進制形式顯示。計數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計算機的控制器中對指令地址進行計數(shù)，以便順序取出下一條指令，在運算器中作乘法、除法運算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計數(shù)等等。鎖存，就是把信號暫存以維持某種電平狀態(tài)。鎖存信號后，必須有一個清零信號 CLR_CNT對計數(shù)器進行清零，為下一秒的計數(shù)操作做準備。雖然8個LED是依次顯示，但是受視覺分辨率的影