【正文】 CTL的計(jì)數(shù)能使信號TSTEN產(chǎn)生一個1S 脈寬的周期信號，并對頻率計(jì)中的 4位十進(jìn)制計(jì)數(shù)器CNT10的 ENA 使能端進(jìn)行同步控制。鎖存，就是把信號暫存以維持某種電平狀態(tài)。 。計(jì)數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計(jì)算機(jī)的控制器中對指令地址進(jìn)行計(jì)數(shù)，以便順序取出下一條指令，在運(yùn)算器中作乘法、除法運(yùn)算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計(jì)數(shù)等等?？刂颇K根據(jù)外部對系統(tǒng)的復(fù)位和開始等信號,實(shí)現(xiàn)系統(tǒng)內(nèi)部的復(fù)位、開始測頻等功能,并通過優(yōu)化模塊的標(biāo)志信號實(shí)現(xiàn)連續(xù)無間斷的頻率測量。顯示模塊則在七段數(shù)碼管片選信號控制下, 將鎖存器保存的BCD 碼數(shù)由譯碼模塊譯出后, 以十進(jìn)制形式顯示。在信號LOAD的上升沿時，立即對模塊的輸入口的數(shù)據(jù)鎖存到鎖存器的內(nèi)部，并由鎖存器的輸出端輸出，然后，譯碼器可以譯碼輸出。計(jì)數(shù)模塊在閘門時間內(nèi)對被測信號進(jìn)行計(jì)數(shù), 有一時鐘使能輸入端ENA，用于鎖定計(jì)數(shù)值。 系統(tǒng)的總體設(shè)計(jì) 綜上所述，頻率計(jì)的總體系統(tǒng)可以設(shè)計(jì)為：當(dāng)系統(tǒng)正常工作時，由系統(tǒng)時鐘提供的50MHz的輸入信號，經(jīng)過信號源模塊，通過分頻器產(chǎn)生多種頻率輸出，其中1HZ的輸出頻率被作為控制模塊的時鐘輸入，其它不同的輸出頻率被作為顯示模塊的時鐘輸入，由控制模塊產(chǎn)生的計(jì)數(shù)使能信號和清零信號對計(jì)數(shù)模塊進(jìn)行控制，而由其產(chǎn)生的鎖存信號對鎖存模塊進(jìn)行控制，一旦計(jì)數(shù)使能信號為高電平，并且時鐘上升沿到來，計(jì)數(shù)器便開始正常計(jì)數(shù)，清零信號到來則計(jì)數(shù)清零，而當(dāng)鎖存信號為高電平時，數(shù)據(jù)便被鎖存器鎖存，然后將鎖存的數(shù)據(jù)輸出到顯示模塊顯示出來，數(shù)據(jù)鎖存保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會由于周期性的清零信號而不斷閃爍。7段譯碼器在各位，十位，百位中也都被利用了，因此也將其設(shè)計(jì)成單獨(dú)的模塊，重復(fù)引用就不需要在3個顯示的時候重復(fù)書寫譯碼電路了。計(jì)數(shù)器可以直接定義成一個整形信號，這樣計(jì)數(shù)器（即加1）就十分方便，只要使用語句“計(jì)數(shù)器=計(jì)數(shù)器+1；”就可以。在10KHZ擋，1MHZ擋提供的時基應(yīng)該是頻率為1KHZ的脈沖。當(dāng)測周期的時候，要以頻率及提供的基準(zhǔn)信號作為時鐘信號，因?yàn)轭l率及提供的時基頻率大于輸入信號的頻率，在輸入信號周期內(nèi)，計(jì)算頻率計(jì)提供的基準(zhǔn)信號的周期數(shù)目，再乘以基準(zhǔn)信號頻率，就是輸入信號的周期值了。在這個設(shè)計(jì)前，我們加入了一項(xiàng)測試周期的功能。如果計(jì)數(shù)選通控制信號EN的寬度為1s，那么計(jì)數(shù)結(jié)果就為待測信號的頻率；如果計(jì)數(shù)選通信號EN的寬度為100ms，那么待測信號的頻率等于計(jì)數(shù)結(jié)果10。 模塊的劃分根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，系統(tǒng)的組成框圖如圖4. 1所示，包括時基產(chǎn)生與測頻時序控制電路模塊，以及待測信號脈沖計(jì)數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊。1個被測信號的脈沖個數(shù)誤差，T法或M/T法也存在177。這種方法比較適合測量頻率較低的信號。當(dāng)被測信號頻率較低時將產(chǎn)生較大誤差，除非閘門時間取得很大。 只要知道了N和T就可以求得頻率。清零信號產(chǎn)生一個清零信號上跳沿。鎖存信號之后，必須有一個清零信號對計(jì)數(shù)器進(jìn)行清零，為下1s的技術(shù)操作做準(zhǔn)備。在閘門脈沖開啟主門的期間，特定周期的窄脈沖才能通過主門，從而進(jìn)入計(jì)數(shù)器進(jìn)行計(jì)數(shù)，計(jì)數(shù)器的顯示電路則用來顯示被測信號的頻率值，內(nèi)部控制電路則用來完成各種測量功能之間的切換并實(shí)現(xiàn)測量設(shè)置。其最基本的工作原理可以簡述為：當(dāng)被測信號在特定時間段T內(nèi)的周期個數(shù)為N時，則被測信號的頻率f=N/T。數(shù)字頻率計(jì)的主要功能是測量周期信號的頻率。數(shù)字頻率計(jì)的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時鐘，通常情況下計(jì)算每秒內(nèi)待測信號的脈沖個數(shù),此時我們稱閘門時間為1秒。 目標(biāo)芯片EP1C3T100C目標(biāo)芯片[11]選用Altera公司生產(chǎn)的FPGA產(chǎn)品EP1C3T系列[9]中的EP1C3T100C，它具有高密度、低成本、低功率等特點(diǎn)，利用EP1C3T系列CPLD可編程邏輯器件的EAB可在系統(tǒng)中實(shí)現(xiàn)邏輯功能和存貯功能。 數(shù)字頻率計(jì)系統(tǒng)組成系統(tǒng)主要由4 個電路模塊組成，分別是： 測頻控制信號發(fā)生器電路，計(jì)數(shù)模塊電路，動態(tài)掃描電路sm和顯示譯碼驅(qū)動電路。使電路系統(tǒng)體積大大減小，可靠性得到提高。隨著集成電路技術(shù)的不斷進(jìn)步，現(xiàn)在人們可以把數(shù)以億計(jì)的晶體管，幾萬門、幾十萬門、甚至幾百萬門的電路集成在一塊芯片上。可編程器件 固定功能元件 電路板的設(shè)計(jì)芯片設(shè)計(jì) 電子電路電子系統(tǒng) 〔a)傳統(tǒng)設(shè)計(jì)方法 (b)基于芯片設(shè)計(jì)方法 圖 電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法和基于芯片的設(shè)計(jì)方法比照 可編程邏輯器件和EDA技術(shù)給今天的硬件系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了質(zhì)的變化。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯，將原來由電路板設(shè)計(jì)完成的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行。3 系統(tǒng)設(shè)計(jì)方法概述 電子系統(tǒng)的設(shè)計(jì)方法現(xiàn)代電子系統(tǒng)一般由模擬子系統(tǒng)、數(shù)字子系統(tǒng)和微處理器子系統(tǒng)三大部分組成?？梢允褂肧ettings 對話框（Assignments 菜單）和 Assignment Editor 設(shè)定初始設(shè)計(jì)約束條件。QuartusII支持多種編輯輸入法，包括圖形編輯輸入法,VHDL,VerilogHDL和AHDL的文本編輯輸入法，符號編輯輸入法，以及內(nèi)存編輯輸入法。(5) VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 (2) VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性,隨時可對設(shè)計(jì)進(jìn)行仿真模擬。（5）庫:可由系統(tǒng)工程師生成或由ASIC芯片商提供，以便在設(shè)計(jì)中共享。各組成部分的作用是:（1）實(shí)體:用于描述所設(shè)計(jì)的系統(tǒng)的外部接口信號。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體(可以是一個元件，一個電路模塊或一個系統(tǒng))分成外部(或稱可是部分，及端口)和內(nèi)部(或稱不可視部分)，既涉及實(shí)體的內(nèi)部功能和算法完成部分。而Verilog HDL是由GDA（Gateway Design Automation）公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具，1985年Moorby推出它的第三個商用仿真器Verilog XL，獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。在計(jì)數(shù)模塊中，通過譯碼完成的信號和標(biāo)準(zhǔn)信號計(jì)數(shù)器的溢出信號對門控信號進(jìn)行控制。采用VHDL語言設(shè)計(jì)一個復(fù)雜的電路系統(tǒng)，運(yùn)用自頂向下的設(shè)計(jì)思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。高速串行BCD碼除法：是建立在BCD碼減法運(yùn)算基礎(chǔ)上的循環(huán)運(yùn)算。本文提出的全同步頻率測量方法可以在較低的標(biāo)準(zhǔn)時鐘頻率、較短的閘門時間條件下顯著提高頻率測量的精度，適用于各種頻率測量場合。若以這個脈沖同步檢測電路檢測到脈沖同步的時刻作為開關(guān)信號，可以使得實(shí)際閘門的開關(guān)發(fā)生在標(biāo)準(zhǔn)時鐘和被測信號都足夠接近的時刻，從而達(dá)到計(jì)算值量化誤差的最小化。而數(shù)字頻率計(jì)也有了廣泛的發(fā)展，從早期主要是擴(kuò)展測量范圍，提高測量精度、穩(wěn)定度等，到如今除通常通用頻率計(jì)所具有的功能外，還要有數(shù)據(jù)處理功能，統(tǒng)計(jì)分析功能，時域分析功能等等，或者包含電壓測量等其他功能。它在測試方法、原理、儀器結(jié)構(gòu)和操作方法上完全與前面所講的模式式儀表不同，在質(zhì)的方面也有很大的飛躍，70年代以來，把微型計(jì)算機(jī)的功能引入數(shù)字儀表，產(chǎn)生了新型智能化儀表，它具有程序控制、信息儲存數(shù)據(jù)處理和自動檢修功能，使數(shù)字儀表向高準(zhǔn)確度、多功能、高可靠性和低價(jià)格方面大大邁進(jìn)了一步。數(shù)字頻率計(jì)已是現(xiàn)在頻率計(jì)發(fā)展的方向，它不僅可以很方便的讀數(shù)。當(dāng)今數(shù)字頻率計(jì)不僅是作為電壓表，計(jì)算機(jī)，天線電廣播通訊設(shè)備，工藝過程自動化裝置、多種儀表儀器與家庭電器等許多電子產(chǎn)品中的數(shù)據(jù)信息輸出顯示器反映到人們眼簾。據(jù)統(tǒng)計(jì)，目前在美國硅谷約有90%以上的ASIC和FPGA采用硬件描述語言進(jìn)行設(shè)計(jì)，VHDL的應(yīng)用已成為當(dāng)今以及未來EDA解決方案的核心，而且是復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)的核心。目前，廣泛使用的硬件描述語言VHDL(Very Speed Integrated Circuit Hardware Description Language)和Verilog HDL；它們先后被批準(zhǔn)為國際標(biāo)準(zhǔn)語言。數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器，而且它是數(shù)字電壓必不可少的部件?，F(xiàn)在頻率計(jì)已是向數(shù)字智能方向發(fā)展，即可以很精確的讀數(shù)也精巧易于控制。60年代以來，在半導(dǎo)體器件和計(jì)算機(jī)技術(shù)發(fā)展的基礎(chǔ)上，結(jié)合電測技術(shù)創(chuàng)造出了完全新的數(shù)字式儀表。數(shù)字電路制造工業(yè)的進(jìn)步，使得系統(tǒng)設(shè)計(jì)人員能在更小的空間內(nèi)實(shí)現(xiàn)更多的功能，從而提高系統(tǒng)可靠性和速度。對于任意的標(biāo)準(zhǔn)時鐘和被測信號，要找到兩者脈沖完全同步的時刻來開啟、關(guān)閉閘門是不現(xiàn)實(shí)的，但有可能找在實(shí)現(xiàn)脈沖同步檢測電路時，也存在一個脈沖同步檢測的誤差范圍。M/T法通過提高標(biāo)準(zhǔn)時鐘頻率或加大門閘門時間來提高頻率測量精度，而全同步頻率測量法可以使用較低標(biāo)準(zhǔn)時鐘頻率、較短閘門時間來獲得較好的頻率測量精度。根據(jù)頻率計(jì)的實(shí)際情況，本設(shè)計(jì)采用串行除法運(yùn)算，利用多個時鐘周期完成一個完整的除法運(yùn)算，從而兼顧了頻率計(jì)對速度和資源兩方面的要求。在一般循環(huán)式除法運(yùn)算中，是從低位開始進(jìn)行循環(huán)相減，循環(huán)次數(shù)等于商。各功能模塊采用VHDL語言來描述。在1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言，自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版）之后，各EDA公司相繼推出了自己的VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 VHDL的特點(diǎn)VHDL語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行