【正文】 為，功能和接口。VHDL程序組成部分由實(shí)體、構(gòu)造體、配置、包集合、庫(kù)5個(gè)部分組成。（4）包集合:存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類(lèi)型,常數(shù)和子程序等。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 (4)對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化,并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。 USE定義區(qū)ENTITY定義區(qū)ARCHITETURE定義區(qū) VHDL程序基本結(jié)構(gòu) 集成開(kāi)發(fā)軟件QuartusIIQuartusII是Altera公司推出的新一代開(kāi)發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計(jì)，其設(shè)計(jì)流概括為設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和設(shè)計(jì)下載過(guò)程。可以使用 Quartus II Block Editor、Text Editor、MegaWizard(R) PlugIn Manager（Tools 菜單）和 EDA 設(shè)計(jì)輸入工具[10]建立包括 Altera(R) 宏功能模塊、參數(shù)化模塊庫(kù) (LPM) 函數(shù)和知識(shí)產(chǎn)權(quán) (IP) 函數(shù)在內(nèi)的設(shè)計(jì)。此次設(shè)計(jì)中主要應(yīng)用到了Quartus II的VHDL語(yǔ)言的編程和圖形仿真。利用EDA工具，采用可編程器件，通過(guò)設(shè)計(jì)芯片來(lái)實(shí)現(xiàn)系統(tǒng)功能，這種方法稱(chēng)為基于芯片的設(shè)計(jì)方法。[6]所示為電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法和基于芯片的設(shè)計(jì)方法比照。這樣設(shè)計(jì)出的電子系統(tǒng)所用元件的種類(lèi)和數(shù)量均較多，體積與功耗大，可靠性差。這樣，一塊芯片就是一個(gè)數(shù)字電路系統(tǒng)[5]。在這種新的設(shè)計(jì)方法中，由整機(jī)系統(tǒng)用戶(hù)對(duì)整個(gè)系統(tǒng)注行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專(zhuān)用集成電路ASIC來(lái)實(shí)現(xiàn)，且這些專(zhuān)用集成電路是由系統(tǒng)和電路設(shè)計(jì)師親自參與設(shè)計(jì)的，直至完成電路到芯片版圖的設(shè)計(jì)，再交由IC工廠加工，或者是用可編程ASIC(例如CPLD和FPGA)現(xiàn)場(chǎng)編程實(shí)現(xiàn)。當(dāng)系統(tǒng)正常工作時(shí)，脈沖發(fā)生器提供的1HZ 的輸入信號(hào)，經(jīng)過(guò)測(cè)頻控制信號(hào)發(fā)生器進(jìn)行信號(hào)的變換，產(chǎn)生一個(gè)2秒的計(jì)數(shù)信號(hào)和一個(gè)清零信號(hào)，被測(cè)信號(hào)被送入計(jì)數(shù)模塊，計(jì)數(shù)模塊對(duì)輸入的矩形波進(jìn)行計(jì)數(shù)，然后將計(jì)數(shù)結(jié)果送入動(dòng)態(tài)掃描電路進(jìn)行選擇輸出，輸出結(jié)果由顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的（BCD碼）計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的十進(jìn)制結(jié)果，在數(shù)碼管上可以看到計(jì)數(shù)結(jié)果。 EP1C3T100C芯片外觀圖4 頻率計(jì)方案的設(shè)計(jì) 頻率計(jì)的基本原理頻率計(jì)又稱(chēng)為頻率計(jì)數(shù)器，是一種專(zhuān)門(mén)對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的電子測(cè)量?jī)x器。閘門(mén)時(shí)間越短，測(cè)的頻率值刷新就越快,但測(cè)得的頻率精度就受影響。數(shù)字頻率計(jì)首先必須獲得相對(duì)穩(wěn)定與準(zhǔn)確的時(shí)間，同時(shí)將被測(cè)信號(hào)轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識(shí)別的脈沖信號(hào)，然后通過(guò)計(jì)數(shù)器計(jì)算這一段時(shí)間間隔內(nèi)的脈沖個(gè)數(shù)，將其換算后顯示出來(lái)。主門(mén)的另外一個(gè)輸入端為時(shí)基電路產(chǎn)生電路產(chǎn)生的閘門(mén)脈沖。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)的上跳沿將計(jì)數(shù)器在前1s的計(jì)數(shù)值鎖存進(jìn)鎖存器中，并由外部的7段譯碼器譯出，并穩(wěn)定顯示。計(jì)數(shù)完成后，利用技術(shù)使能信號(hào)反向值的上跳沿產(chǎn)生一個(gè)鎖存信號(hào)。鎖存器的設(shè)計(jì)要求:若已有24位BCD碼存于此模塊的輸入口，在鎖存信號(hào)的上跳沿后即被鎖存到寄存器內(nèi)部，并由寄存器的輸出端輸出，然后有實(shí)驗(yàn)箱上7段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。這種測(cè)量方法的測(cè)量精度取決于閘門(mén)時(shí)間和被測(cè)信號(hào)頻率。這種測(cè)量方法的測(cè)量精度取決于被測(cè)信號(hào)的周期和計(jì)時(shí)精度，當(dāng)被測(cè)信號(hào)頻率較高時(shí)，對(duì)計(jì)時(shí)精度的要求就很高。1個(gè)字的計(jì)數(shù)誤差問(wèn)題：M法存在被測(cè)閘門(mén)內(nèi)177。所以我們?cè)谠O(shè)計(jì)之前必須要研究以往的設(shè)計(jì)方法，通過(guò)研究各種設(shè)計(jì)方法的優(yōu)點(diǎn)和實(shí)用性還有他們各自的設(shè)計(jì)需要如硬件和軟件的組成，我們通過(guò)研究可以看出，我發(fā)現(xiàn)通過(guò)用VHDL編程實(shí)現(xiàn)軟件的仿真，在各個(gè)模塊的共同作用下，通過(guò)對(duì)測(cè)量信號(hào)上升沿的計(jì)數(shù)，我們可以簡(jiǎn)單，容易的讀出我們所測(cè)量的信號(hào)的頻率。在計(jì)數(shù)器清零信號(hào)CLR清零后，當(dāng)計(jì)數(shù)選通控制信號(hào)EN有效時(shí)，開(kāi)始對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù)。 頻率計(jì)的設(shè)計(jì)方案 根據(jù)頻率計(jì)的測(cè)頻原理，可以選擇合適的時(shí)基信號(hào)即閘門(mén)時(shí)間，對(duì)輸入被測(cè)信號(hào)脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)測(cè)頻的目的。此時(shí)的時(shí)基信號(hào)為頻率計(jì)的基準(zhǔn)信號(hào)。測(cè)量頻率時(shí)，在某個(gè)擋進(jìn)行測(cè)量的時(shí)候，就需要提供該擋的時(shí)基。狀態(tài)機(jī)用1KHZ（周期為1ms）的脈沖信號(hào)觸發(fā)，因?yàn)樗a(chǎn)的時(shí)基中，頻率最大的就是1KHZ的脈沖，要產(chǎn)生高電頻為10ms和1ms的脈沖信號(hào)，可以采用100個(gè)狀態(tài)的狀態(tài)機(jī)，從狀態(tài)1，狀態(tài)2……到狀態(tài)100. （2）計(jì)數(shù)器的設(shè)計(jì) 各個(gè)檔之間的轉(zhuǎn)換應(yīng)遵循設(shè)計(jì)要求，要根據(jù)在時(shí)基有效時(shí)間內(nèi)的計(jì)數(shù)值進(jìn)行判斷。 （3）模塊的劃分 計(jì)數(shù)器在各個(gè)擋是被反復(fù)應(yīng)用的，如果在各個(gè)擋分別設(shè)計(jì)計(jì)數(shù)器，就造成資源的浪費(fèi)，而且在測(cè)量周期和頻率時(shí)，計(jì)數(shù)器的時(shí)鐘信號(hào)和輸入信號(hào)要進(jìn)行調(diào)換，但是計(jì)數(shù)功能是一樣的，所以將計(jì)數(shù)器設(shè)計(jì)成單獨(dú)的模塊。在信號(hào)Load的上升沿時(shí)，立即對(duì)模塊的輸入口的數(shù)據(jù)鎖存到REG4B的內(nèi)部，并由REG4B的輸出端輸出，然后，七段譯碼器可以譯碼輸出。當(dāng)高電平時(shí)允許計(jì)數(shù)，低電平時(shí)禁止計(jì)數(shù)。信號(hào)源模塊對(duì)系統(tǒng)輸入的時(shí)鐘進(jìn)行分頻操作, 獲得1HZ的信號(hào)作為控制模塊的時(shí)鐘輸入，和其他各種不同的頻率的信號(hào)作為顯示模塊的時(shí)鐘輸入。數(shù)字鎖存器在固定時(shí)間基準(zhǔn)的后周期開(kāi)始工作,即當(dāng)閘門(mén)計(jì)數(shù)時(shí)間結(jié)束, 閘門(mén)下降沿到來(lái)時(shí), 鎖存此時(shí)計(jì)數(shù)模塊的各項(xiàng)輸出。例如可用來(lái)完成BCD—十進(jìn)制數(shù)、十進(jìn)制數(shù)—BCD之間數(shù)制的轉(zhuǎn)換?？刂颇K是整個(gè)系統(tǒng)的控制部分，所有的控制信號(hào)幾乎都由此模塊產(chǎn)生，控制著其它幾個(gè)模塊的工作。 測(cè)頻控制信號(hào)仿真圖 十進(jìn)制計(jì)數(shù)器的功能模塊及仿真計(jì)數(shù)是一種最簡(jiǎn)單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能，計(jì)數(shù)器是由基本的計(jì)數(shù)單元和一些控制門(mén)所組成，計(jì)數(shù)單元?jiǎng)t由一系列具有存儲(chǔ)信息功能的各類(lèi)觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。很顯然，3位數(shù)的計(jì)數(shù)器最大可以顯示到999，4位數(shù)的最大可以顯示到9999。 十進(jìn)制計(jì)數(shù)器仿真圖 四位鎖存器REG4B的設(shè)計(jì)和實(shí)現(xiàn) 四位鎖存器的功能模塊圖 四位鎖存器的功能模塊圖 鎖存器(Latch)是一種對(duì)脈沖電平敏感的存儲(chǔ)單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)。當(dāng)輸入信號(hào)上升到時(shí)就會(huì)產(chǎn)生鎖存，否則，不進(jìn)行鎖存，該仿真在上升沿的時(shí)候，將其鎖存起來(lái)，直到下個(gè)上升沿才會(huì)改變鎖存的數(shù)據(jù)，如仿真在“0000”的時(shí)候上升，則對(duì)“0000”進(jìn)行鎖存。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。例如可用來(lái)完成BCD—十進(jìn)制數(shù)、十進(jìn)制數(shù)—BCD之間數(shù)制的轉(zhuǎn)換。例如：要讓8個(gè)LED同時(shí)工作顯示數(shù)據(jù)，就是要不停的循環(huán)掃描每一個(gè)LED，并在使能每一個(gè)LED的同時(shí)，輸入所需顯示的數(shù)據(jù)對(duì)應(yīng)的8位段碼。 。通過(guò)FPGA運(yùn)用VHDL編程，利用FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)芯片設(shè)計(jì)了一個(gè)4位數(shù)字式等精度頻率計(jì)，該頻率計(jì)的測(cè)量范圍為010kHZ,利用QUARTUS Ⅱ集成開(kāi)發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到CPLD器件中，經(jīng)實(shí)際電路測(cè)試，仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計(jì)有較高的實(shí)用性和可靠性，達(dá)到預(yù)期的結(jié)果。涉及了微機(jī)原理和EDA所學(xué)的大部分內(nèi)容。在這次設(shè)計(jì)中還發(fā)現(xiàn)理論與實(shí)際常常常存在很大差距，為了使電路正常工作，必須靈活運(yùn)用原理找出解決方法。很好地鞏固了我們學(xué)過(guò)的專(zhuān)業(yè)知識(shí)，使我對(duì)數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解和認(rèn)識(shí)，同時(shí)對(duì)數(shù)據(jù)庫(kù)軟件、EDA技術(shù)、VHDL 等系列知識(shí)都有了一定的了解。 在論文的撰寫(xiě)和設(shè)計(jì)模塊的仿真過(guò)程中，我也得到了很多同學(xué)和朋友的幫助與支持，在這里一并表示感謝。 USE IEEE. 。 END TESTCTL。139。 PROCESS(CLKK,DIV2CLK) BEGIN IF CLKK=39。THEN RST_CNT=39。 END IF。 END BEHAV。USE IEEE. 。END CNT10。THEN CQI=0000。THENIF ENA=39。END IF。END PROCESS P_REG。USE IEEE. 。 DOUT:OUT STD_LOGIC)。END PROCESS。 USE 。 Fre1Hz: OUT STD_LOGIC )。 定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類(lèi)型 VARIABLE Q2 : STD_LOGIC_VECTOR(31 DOWNTO 0) 。 Q3 := Q3 + 1 。 F1=NOT F1。)。039。 END IF。 Fre1Hz=F3。 USE IEEE.。 ARCHITECTURE behav OF LED7 IS SIGNAL LED7:STD_LOGIC_VECTOR(7DOWNTO 0)。 WHEN 0011=DOUT=1001111。 WHEN 0111=DOUT=0000111。 WHEN 1011=DOUT=1111100。 WHEN 1111=DOUT=1110001。 END ARCHITECTURE behav。ENTITY wxx IS PORT(CLK:IN STD_LOGIC。ARCHITECTURE BHV OF wxx ISSIGNAL TEMP1： STD_LOGIC_VECTOR(3 DOWNTO 0)。CASE TEMP1 IS WHEN”0000”=dx=Q1。WHEN0001= WHEM0010=dx=Q3。WHEN 0011= WHEN OTHERS=dx=NULL。