基于fpga的對數(shù)字頻率計(jì)的設(shè)計(jì)-預(yù)覽頁
【正文】 measurement,which overes the shorting of frequency of all approxmate the Frequency Channel is measured by the way of direct shift speed. Keyw ords: design of the digital cymom eter。傳統(tǒng)的電子系統(tǒng)設(shè)計(jì)，是以各種不同的集成電路芯片為基礎(chǔ)，按照功能要求在印制電路板上將不同的芯片拼接、組合，構(gòu)成實(shí)現(xiàn)某種功能的電子系統(tǒng)。微電子技術(shù)、計(jì)算機(jī)應(yīng)用技術(shù)的飛速發(fā)展，不僅使得電子系統(tǒng)的小型化、微型化進(jìn)程加快，而且給電子系統(tǒng)設(shè)計(jì)帶來了前所未有的變革。本次寫作是以設(shè)計(jì)頻率計(jì)為實(shí)例來學(xué)習(xí) Verilog HDL 語言和 Qartus2 軟件。在頂層對內(nèi)部各功能塊的連接關(guān)系和對外的接口關(guān)系進(jìn)行了描述，而功能塊的邏輯功能和具體實(shí)現(xiàn)形式則由下 一層模塊來描述。進(jìn)入動態(tài)顯示的 1KHz 信號作為動態(tài)輸出的時(shí)序信號。每個(gè)模塊都是獨(dú)立的，都能單獨(dú)使用。由總框圖可知，當(dāng) 50MHz 的時(shí)鐘信號經(jīng)過分頻后，得到了 1KHz 的時(shí)鐘信號，再經(jīng)過此模塊，就得到一個(gè) 1Hz 的時(shí)鐘信號。：50KHz 分頻器作用：由總框圖可以知，這一模塊的作用是將輸入的 50MHz 的時(shí)鐘信號轉(zhuǎn)換為 1KHz的時(shí)鐘信號輸出。當(dāng)輸入端的時(shí)鐘發(fā)生上升沿跳變時(shí)，計(jì)數(shù)變量自加1，當(dāng)計(jì)數(shù)達(dá)到 50000（16 進(jìn)制為 C34F）的時(shí)候，輸出端就產(chǎn)生一脈沖信號，作為下一模塊的輸入變量。所以 14 位的鎖存器是作為一個(gè)數(shù)據(jù)輸出的緩沖器。如圖（6）所示，測試信號由模塊的 CLK 接收；當(dāng) ENABL 信號為 0 時(shí)，計(jì)數(shù)完成，并將所得的數(shù)據(jù)保持，并送到下一個(gè)模塊；CLR 信號為 0，將所有計(jì)數(shù)清零，進(jìn)入下一次計(jì)數(shù)。模塊電路如圖所示：25使用 Verilog HDL 語言時(shí)，CLK 信號則作為時(shí)鐘信號，內(nèi)設(shè)一變量用來記數(shù) CLK 的脈沖數(shù)，作為時(shí)間延遲；24 位的輸入端口，用作輸入要顯示的數(shù)據(jù)，此次論文用了輸入端口中的低 13 位；7 段數(shù)碼管的 7 位輸出端口，用作輸出顯示的數(shù)據(jù)；6 位的位選輸出端，輸出的數(shù)據(jù)為位選信息。因?yàn)?1000 進(jìn)制計(jì)數(shù)器的功能就是將輸入信號的頻率頻率降低為原來的 1/1000，即周期為原來的 1000 倍。所以這一模塊符合要求。：14 位計(jì)數(shù)器（CNT14bite）如圖 35 所示，當(dāng)時(shí)鐘信號每得到一個(gè)高電平時(shí)，Q[13..0]就會自加 1。由于測試的時(shí)間不是很長，所以所測的值為零。幾個(gè)月的忙碌，卻也沒做成什么；雖然能將電路用 Verilog HDL 寫出，編譯成功并在 Quartus2 上仿真完成；但用 偉福 EDA6000 SOPC/DSP/EDA 通用實(shí)驗(yàn)開發(fā)系統(tǒng)試過，由于對其的使用不是很了解，最終無法驗(yàn)證所畫電路是否正確。誠摯的感謝我的論文指導(dǎo)老師楊老師。 參考文獻(xiàn)： [1] HDL 數(shù)字系統(tǒng)設(shè)計(jì). 北京航空航天大學(xué)出版社 [2]王誠 吳繼華 范麗珍 薛寧 FPGA/CPLD [3]王建校 [4] FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn) [5]張兆莉 蔡永泉 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn)[6] 趙雅興. FPGA [7] (美)Steve Kilts 孟憲元[譯] . 高級 FPFGA 設(shè)計(jì)結(jié)構(gòu)、實(shí)現(xiàn)和優(yōu)化. 機(jī)械工 業(yè)出版社 [8] 孟憲元 錢偉康 . FPGA 嵌入式系統(tǒng)設(shè)計(jì). 電子工業(yè)出版社[9] 宋萬杰等. CPLD 技術(shù)及應(yīng)用 . 西安電子科技大學(xué)出版社[10] 徐志軍等 . 大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用. 電子科技大學(xué)出版社電子信息科學(xué)與技術(shù) 2022 級 洪曉寧符錄Verilog HDL 語言，編程代碼如下：CNT1000（1000 進(jìn)制計(jì)數(shù)器）module CNT1000_v(CLK,q_c,CQ1000)。 //輸出reg CQ1000。h3e7) //一千的 16 進(jìn)制 begin j=1639。 q_c=139。 CQ1000=139。 if(j%125==0)q_c=139。output reg OUT_1kHz。h0。b1。input [13:0] D。 Q[1]=D[1]。 Q[5]=D[5]。 Q[9]=D[9]。 Q[13]=D[13]。reg [15:0] t。reg [3:0] Q_L1。b1。h0。d100。d10。 Q[3]=Q_L1[3]。 Q[7]=Q_L2[3]。電子信息科學(xué)與技術(shù) 2022 級 洪曉寧 Q[11]=Q_H1[3]。input CLK。wire [3:0] LED1Q,LED2Q,LED3Q,LED4Q,LED5Q,LED6Q。 //位選reg [7:0] delay。assign LED2Q[2]=LED2Q_2,LED2Q[3]=LED2Q_3。 assign LED4Q[2]=LED4Q_2,LED4Q[3]=LED4Q_3。 assign LED6Q[2]=LED6Q_2,LED6Q[3]=LED6Q_3。 LED4=led_out[4]。b000001: begin led_xx=LED6Q。b000100: begin led_xx=LED4Q。b010000: begin led_xx=LED2Q。hf。 439。h2: seg_out=739。b0000110。 439。h6: seg_out=739。b0001111。 439。b1001111。 SEG_D=seg_out[3]。endalways (posedge CLK)begin delay=delay+139。 if(led_out==0)led_out
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