【正文】 響，看到的現(xiàn)象是8個LED同時工作。和傳統(tǒng)的頻率計相比，利用FPGA設(shè)計的頻率計簡化了電路板設(shè)計，提高了系統(tǒng)設(shè)計的實用性和可靠性，實現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設(shè)計的趨勢。在課題設(shè)計中，通過使用 Quartus II 這個完全集成化易學易用的可編程邏輯設(shè)計環(huán)境，利用VHDL語言設(shè)計完成4位十進制數(shù)字頻率計，能夠較好的測定所給頻率，并且具有自動清零和自動測試的功能，基本符合此次課程設(shè)計給出的要求。同時，也向我的家人致以真心的謝意!他們在我的大學階段中給予我的一切是無法用言語來表達的。 ARCHITECTURE BEHAV OF TESTCTL IS SIGNAL DIV2CLK:STD_LOGIC。039。 END PROCESS。ENTITY CNT10 ISPORT(CLK,RST,ENA:IN STD_LOGIC。ELSIF CLK39。END IF。USE IEEE. 。END ONE。END。 IF Q1=20 then Q1 :=(OTHERS=39。 F2=NOT F2。 END PROCESS。 ENTITY yima IS PORT( DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。WHEN 0100=DOUT=1100110。 WHEN 1100=DOUT=0111001。（6）數(shù)碼管顯示的源程序如下：LIBRARY IEEE。BEGINP1：PROCESS(CLK)BEGINIF (TEMP1=”1000”)THEN TEMP1=”1000”。 wx=11111011。 END。 wx=11111101。END。END PROCESS。 WHEN 1010=DOUT=1110111。 WHEN 0010=DOUT=1011011。 USE IEEE.。END IF。039。 Q2 := Q2 + 1 。 Fre1KHz: OUT STD_LOGIC。END IF。（3）四位鎖存器的源程序如下；LIBRARY IEEE。ELSE CQI=0000。139。USE IEEE. 。039。 END PROCESS。 1Hz CNT_EN,RST_CNT,LOAD:OUT STD_LOGIC)。設(shè)計也引用了其中的部分內(nèi)容，在此，對這些文獻、專著和資料的作者和編著們表示感謝。邏輯思維、電路設(shè)計的步驟和方法、考慮問題的思路和角度等也是很重要，需要我們著重注意鍛煉的能力。FPGA starter開發(fā)板原理圖如圖所示； FPGA starter開發(fā)板原理圖 引腳鎖定結(jié)果如下； 引腳鎖定圖 四位數(shù)字頻率計鎖定引腳后的電路圖； 四位數(shù)字頻率計電路圖 將程序下載到FPGA starter開發(fā)板中進行驗證； (1)； 輸入信號為10HZ時的實驗圖 (2)； 輸入信號為200HZ時的實驗圖 (3) 輸入信號為4000HZ時的實驗圖 結(jié) 論這次設(shè)計對頻率計進行了系統(tǒng)的設(shè)計。位碼也就是LED的顯示使能端，對于共陰級的LED而言，低電平使能，在本設(shè)計中設(shè)計了一個3位的循環(huán)計數(shù)器，將計數(shù)結(jié)果輸入到譯碼器，譯碼結(jié)果輸出即可依次使能每個LED。在停止計數(shù)期間，一個鎖存信號LOAD 的上跳沿將計數(shù)器在前一秒的計數(shù)值鎖存進鎖REG4B中，并由外部的十進制 7 段數(shù)碼管顯示計數(shù)值。當?shù)谝粋€CNT10計數(shù)輸出 CQ=9 時，下一秒時鐘上升沿到來時，將產(chǎn)生一個CARRY_OUT信號作為下一個CNT10 的時鐘信號，同時CQ 清零，依次遞推到4個CNT10。當TSTEN為高電平時，允許計數(shù)；當TSTEN由高電平變?yōu)榈碗娖剑ㄏ陆笛氐絹恚r，應(yīng)產(chǎn)生一個鎖存信號，將計數(shù)值保存起來；鎖存數(shù)據(jù)后，還要在下次TSTEN上升沿到來之前產(chǎn)生零信號CLR_CNT，將計數(shù)器清零，為下次計數(shù)作準備。數(shù)碼譯碼模塊主要是用來完成各種碼制之間的轉(zhuǎn)換。因此數(shù)字頻率計的最終系統(tǒng)組成可以詳細劃分為六個模塊，分別是：信號源模塊、控制模塊、計數(shù)模塊、鎖存器模塊、譯碼模塊和顯示器模塊。TESTCTL的計數(shù)使能信號TSTEN能產(chǎn)生一個1 s寬的周期信號，并對頻率計的每一計數(shù)器CNT10的ENA使能端進行同步控制：當TSTEN高電平時允許計數(shù)、低電平時停止計數(shù) REG4B為鎖存器?？梢钥紤]使用狀態(tài)機來實現(xiàn)這3種時基，因為采用狀態(tài)機來控制時序很清楚，不容易出錯。當測頻率的時候，要以輸入信號作為時鐘信號，因為輸入信號的頻率大于頻率計提供的基準頻率，在頻率計提供的基準信號周期內(nèi)，計算輸入信號的周期數(shù)目，再乘以頻率計基準頻率，就是輸入信號的頻率值了。 (2) 待測信號脈沖計數(shù)電路模塊 待測信號脈沖計數(shù)電路是對待測脈沖信號的頻率進行測量，它可由4個十進制加法計數(shù)器組成，其中EN為計數(shù)選通控制信號，CLR為計數(shù)器清零信號。但是，M法、T法和M/T法存在177。M法是在給定的閘門時間內(nèi)測量被測信號的脈沖個數(shù)，進行換算得出被測信號的頻率。然后根據(jù)測頻的時序要求，可得出鎖存信號和清零信號的邏輯描述。在一個測量周期過程中，被測周期信號在輸入電路中經(jīng)過放大、整形、微分操作之后形成特定周期的窄脈沖，送到主門的一個輸入端。閘門時間越長，得到的頻率值就越準確，但閘門時間越長則每測一次頻率的間隔就越長。由于實驗硬件要求所以設(shè)計一個動態(tài)LED 數(shù)碼管顯示即掃描模塊。然后利用EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標芯片的網(wǎng)表文件，經(jīng)編程器下載到可編程目標芯片中(如FPGA芯片)，使該芯片能夠?qū)崿F(xiàn)設(shè)計要求的功能。同時，基于芯片的設(shè)計可以認減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗。本設(shè)計所選擇的QuartusII文本編輯輸入法，在文本編輯窗口中完成VHDL設(shè)計文件的編輯，然后對設(shè)計文件進行編譯、仿真操作。 VHDL語言結(jié)構(gòu)Component定義區(qū)信號定義Data Flow描述Behavior Process描述Structure描述定義使用哪些自定義元件庫描述電路內(nèi)部的功能，說明電路執(zhí)行什么動作或功能決定哪一個architecture能被使用定義電路實體的外觀：I/O接口的規(guī)格定義元件庫 VHDL程序結(jié)構(gòu)框圖 ，但實際上并不需要全部結(jié)構(gòu)，就像在許多設(shè)計項中大部分工程師只用到VHDL其中的30%的語法；。所以VHDL具有如下系統(tǒng)優(yōu)勢: (1)與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。2 VHDL簡述和QuartusII 概述 VHDL的發(fā)展VHDL誕生于1982年。在這種循環(huán)除法運算中，減少循環(huán)的次數(shù)是提高運算速度比較有效的方法。其核心思想是通過閘門信號與被信號同步，將閘門時間T控制為被測信號周期的整數(shù)倍。現(xiàn)如今到處可見到處理離散信息的數(shù)字電路。不論從我們用的彩色電視機、電冰箱、DVD還有我們現(xiàn)在家庭常用到的數(shù)字電壓表數(shù)字萬用表等等都包含有頻率計。 本 科 畢 業(yè) 設(shè) 計 第 34 頁 共 35 頁1 引言 設(shè)計背景隨著計算機技術(shù)和半導體技術(shù)的發(fā)展，傳統(tǒng)的硬件電路電路設(shè)計方法已大大落后于當今技術(shù)的發(fā)展，一種嶄新的、采用硬件描述語言的硬件電路設(shè)計方法已經(jīng)興起，這是電子設(shè)計自動化（EDA）領(lǐng)域的一次重大變革。集成數(shù)字頻率計由于所用元件少、投資少、體積小、功耗低，且可靠性高、功能強、易于設(shè)計和研發(fā)，使得它具有技術(shù)上的實用性和應(yīng)用的廣泛性。近代的數(shù)字頻率計就其功能而言，早已超出了早期只能測量頻率的范疇，而具有測量周期、頻率比、脈沖時間、累加計數(shù)等用途，并能輸出標準頻率、時標脈沖、閘門時間脈沖及編碼信號等，成為一機多能、測頻范圍寬、測量精度高、測量速度快、自動化程度高、直接數(shù)字顯示、操作簡便的常用電子儀器，它在教學、科研、生產(chǎn)、國防中得到廣泛使用。M/T法：是目前使用比較廣泛的一種頻率測量方法。用被除數(shù)減除數(shù)得到部分余數(shù)的BCD碼，如果夠減，則使商加1；否則，余數(shù)和商同時左移四位，并記錄移位的次數(shù)m，根據(jù)對有效位數(shù)的不同要求，可以m進行賦值，如果要求保留8位有效數(shù)字，則m=8?？梢愿鶕?jù)不同的情況選擇門控信號的時間范圍，使設(shè)計具有一定的靈活性。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。 VHDL語言能夠成為標準化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。 (6) VHDL語言支持自上而下（Top Down）和基于庫（Library Base）的設(shè)計方法，還支持同步電路、異步電路，F(xiàn)PGA以及其他隨機電路的設(shè)計； (7) VHDL語言具有多層次描述系統(tǒng)硬件功能的能力可以從系統(tǒng)的數(shù)字模型直到門級電路，其高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使用，還可以自定義數(shù)據(jù)，給編程人員帶來較大的自由和方便； (8)VHDL具有電路仿真與驗證功能，可以保證設(shè)計的正確性，用戶甚至不必編寫如何測試向量便可以進行源代碼級的調(diào)試，而且設(shè)計者可以非常方便地比較各種方案之間的可行性及其優(yōu)劣，不需要任何實際的電路實驗； (9)VHDL語言可以與工藝無關(guān)編程； (10)VHDL語言標準、規(guī)范，易于共享和復用。 設(shè)計輸入流程圖這次設(shè)計將以QuartusII軟件來進行各個數(shù)據(jù)的操作，將仿真的圖形數(shù)據(jù)來分析該課題。這