基于eda技術的數(shù)字頻率計設計畢業(yè)論文-文庫吧
2025-06-11 15:56 本頁面
【正文】 后設計計數(shù)器對整形后的脈沖在單位時間內(nèi)重復變化的次數(shù)進行計數(shù)，計數(shù)器計出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅動顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設計控制電路產(chǎn)生允許計數(shù)的門閘信號、計數(shù)器的清零信號和鎖存器的鎖存信號使電路正常工作，再設計一個量程自動轉換電路使測量范圍更廣。（2）頻率計測量頻率的原理圖頻率計測量頻率的原理圖如圖21所示：脈沖形成模 塊計數(shù)模塊譯碼顯示模塊控制模 塊量程自動切換模塊分頻模 塊鎖存信號清零使能被測信號基準信號 圖21頻率計測量頻率的原理圖 頻率計測量周期的原理（1）頻率計測量周期的原理頻率計測量周期需要設計整形電路使被測周期性信號整形成脈沖，然后設計計數(shù)器對基準信號在被測信號一個周期內(nèi)重復變化的次數(shù)進行計數(shù)，計數(shù)器計出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅動顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設計控制電路產(chǎn)生允許計數(shù)的使能信號、計數(shù)器的清零信號和鎖存器的鎖存信號使電路正常工作，再設計一個量程自動轉換電路使測量范圍更廣。（2）頻率計測量周期的原理圖頻率計測量周期的原理圖如圖22所示：脈沖形成模塊計數(shù)模塊譯碼模塊控制模塊分頻模塊量程切換模塊被測信號鎖存清零使能基準信號圖22 頻率計測量周期的原理圖 4位十進制計數(shù)器模塊4位十進制計數(shù)器模塊包含4個級聯(lián)十進制計數(shù)器，用來對施加到時鐘脈沖輸入端的待測信號產(chǎn)生的脈沖進行計數(shù)，十進制計數(shù)器具有集束使能、清零控制和進位擴展輸出的功能。使能信號和清零信號由閘門控制模塊的控制信號發(fā)生器所產(chǎn)生來對4個級聯(lián)十進制計數(shù)器周期性的計數(shù)進行控制。(1)十進制計數(shù)器元件的設計十進制計數(shù)器的程序如下：library ieee。use 。use 。entity jishu10 isport(clk,rst,en:in std_logic。cq:out std_logic_vector(3 downto 0)。cout:out std_logic)。end jishu10。architecture behav of jishu10 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。beginif rst=39。139。 then cqi:=(others=39。039。)。elsif clk39。event and clk=39。139。 thenif en=39。139。 thenif cqi9 then cqi:=cqi+1。else cqi:=(others=39。039。)。end if。end if。end if。if cqi=9 then cout=39。139。else cout=39。039。end if。cq=cqi。end process。end behav。在源程序中COUT是計數(shù)器進位輸出；CQ[3..0]是計數(shù)器的狀態(tài)輸出；CLK是始終輸入端；RST是復位控制輸入端，當RST=1時，CQ[3..0]=0；EN是使能控制輸入端，當EN=1時，計數(shù)器計數(shù)，當EN=0時，計數(shù)器保持狀態(tài)不變。編譯成功后進行仿真，其仿真波形如圖31所示：圖31十進制計數(shù)器仿真波形圖在項目編譯仿真成功后，用于電路的頂層設計。 (2）4位十進制計數(shù)器的頂層設計新建一個原理圖編輯窗，并按如圖32所示的4位十進制計數(shù)器的頂層原理圖完成電路連接。圖32 4位十進制計數(shù)器的頂層原理圖完成4位十進制計數(shù)器的原理圖編輯以后，即可進行仿真測試和波形分析，其仿真輸出波形如圖所示，當RST=0、EN=1是其計數(shù)值在0到9999之間循環(huán)變化，COUT為計數(shù)進位輸出信號，作為后面的量程自動切換模塊的輸入脈沖。圖33 4位十進制計數(shù)器的原理圖仿真波形圖因此仿真結果正確無誤，以備高層設計中使用，其元件符號圖如圖34所示。圖34 4位十進制計數(shù)器電路符號 控制模塊設計3．2．1閘門信號的設計頻率計電路工作時先要產(chǎn)生一個計數(shù)允許信號（即閘門信號），閘門信號的寬度為單位時間，如1S。在閘門信號有效時間內(nèi)，對被測信號計數(shù)，即為信號的頻率。該頻率計電路的精度取決于閘門信號T。本設計中選取的基準信號頻率為750khz，為了得到1s高電平的周期性閘門信號，本設計采用對頻率為750khz基準信號先進行75分頻，再進行3個10分頻，最后進行11分頻，再用非門對分頻出的信號進行取非變換，這樣得到的門閘信號高電平為1秒鐘。（1）75進制計數(shù)器的程序如下：library ieee。use 。use 。entity jishu75 isport(clk,rst,en:in std_logic。cq:out std_logic_vector(7 downto 0)。cout:out std_logic)。end jishu75。architecture behav of jishu75 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(7 downto 0)。beginif rst=39。139。 then cqi:=(others=39。039。)。elsif clk39。event and clk=39。139。 thenif en=39。139。 thenif cqi74 then cqi:=cqi+1。else cqi:=(others=39。039。)。end if。end if。end if。if cqi=74 then cout=39。139。else cout=39。039。end if。cq=cqi。end process。end behav。編譯成功后生成元件圖如圖35所示：圖35 75進制計數(shù)器的電路符號（2）11進制計數(shù)器的程序如下：library ieee。use 。use 。entity jishu11 isport(clk,rst,en:in std_logic。cq:out std_logic_vector(3 downto 0)。cout:out std_logic)。end jishu11。architecture behav of jishu11 isbegin
環(huán)評公示相關推薦
鄂ICP備17016276號-1