【正文】 圖 數(shù)碼 管顯示 的功能模塊圖 用 4 個(gè) LED 將待測(cè)頻率顯示出來，將通過十進(jìn)制計(jì)數(shù)器的時(shí)鐘信號(hào) CLK，輸出為時(shí)鐘信號(hào)計(jì)數(shù)譯碼后的顯示驅(qū)動(dòng)端，在八段 LED 譯碼為對(duì)應(yīng)的八段二進(jìn)制編碼，并由數(shù)碼顯示器顯示出來。通過這次 畢業(yè) 設(shè)計(jì)實(shí)踐鞏固了學(xué)過的知識(shí)并能夠較好的利用。使用 EDA 技術(shù)開發(fā)頁面的能力也有了很大提高，也使我們把理論與實(shí)踐從真正意義上相結(jié)合了起來 ,考驗(yàn)了我們借助互聯(lián)網(wǎng)絡(luò)搜集、查閱相關(guān)文獻(xiàn)資料、和組織材料的綜合能力。 USE IEEE. 。THEN DIV2CLK=NOT DIV2CLK。139。 (2)十進(jìn)制計(jì)數(shù)器 CNT10 源程序如下 。 ARCHITECTURE ONE OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0):=0000。139。 COUT=NOT(CQI(0) AND CQI(3))。 END REG4B。 ENTITY fenpin IS PORT (CLK50 : IN STD_LOGIC。 定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型 本 科 畢 業(yè) 設(shè) 計(jì) 第 32 頁 共 35 頁 VARIABLE Q3 : STD_LOGIC_VECTOR(31 DOWNTO 0) 。 END IF。)。 END 。 BEGIN PROCESS(DIN) BEGIN CASE DIN IS 0000=DOUT=0111111。 WHEN 1000=DOUT=1111111。 WHEN OTHERS=NULL。 Q1,Q2,Q3,Q4： IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 wx=11111110。 END CASE。 wx=11110111。 END IF。 USE USE 。 WHEN 1110=DOUT=1111001。 WHEN 0110=DOUT=1111101。 END 。 Fre1KHz=F2。 IF Q3=24 then Q3 :=(OTHERS=39。)。 BEGIN PROCESS(CLK50) VARIABLE Q1 : STD_LOGIC_VECTOR(31 DOWNTO 0) 。 USE 。 DIN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 OUTY=CQI。139。 COUT:OUT STD_LOGIC)。 CNT_EN=DIV2CLK。039。EVENT AND CLKK=39。謝 謝！ 本 科 畢 業(yè) 設(shè) 計(jì) 第 27 頁 共 35 頁 參 考 文 獻(xiàn) 1 周浩明 . 數(shù)字頻率計(jì) .北京 :水利電力出版社 ,1989,10～ 15. 2 陳炳權(quán)，曾慶 立 . EDA 技術(shù)與實(shí)用教程 .湘潭 :湘潭大學(xué)出版社 ,2020,4～ 45. 3 吳建新 . 基于量程自動(dòng)轉(zhuǎn)換的頻率計(jì)設(shè)計(jì) .電子元器件應(yīng)用 ,2020, (9)： 25～ 30. 4 曹昕燕，周鳳臣 .EDA 技術(shù)試驗(yàn)與課程設(shè)計(jì) .北京：清華大學(xué)出版社 ,2020,30～45. 5 徐志軍，王金明，尹廷輝，徐光輝，蘇勇 . EDA 技術(shù)與 VHDL 設(shè)計(jì) .北京：電子工業(yè)出版社， 2020,20～ 25. 6 劉欲曉，方強(qiáng)，黃宛寧 . EDA 技術(shù)與 VHDL 電路開發(fā)應(yīng)用實(shí)踐 .北京：電子工業(yè)出版社， 2020， 11～ 14. 7 朱正偉 .EDA 技術(shù)及應(yīng)用 .北京：清華大學(xué)出版社 ,2020, 10～ 15. 8 柳春鋒 .電子設(shè)計(jì)自動(dòng)化（ EDA）教程 .北京：北京理工大學(xué)出版社 ,2020, 67～70. 9 潘松，黃繼業(yè) .EDA 技術(shù)實(shí)用教程 .北京：科學(xué)出版社 ,2020,25～ 28. 10 鄒彥 .EDA 技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì) .北京：電子工業(yè)出版社， 2020,27～ 32. 11 王愉節(jié) .電子技術(shù)實(shí)驗(yàn)指導(dǎo) .貴州：貴州科技出版社 ,2020,55～ 58. 12 高吉祥 .電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì) .南京：電子工業(yè)出版社 ,2020,17～ 23. 13 劉宇征 .電子電路設(shè)計(jì)與制作 .福建：福建科學(xué)技術(shù)出版社， 2020,156～ 178. 14 林濤 .數(shù)字電子技術(shù)基礎(chǔ) .北京：清華大學(xué)出版社 ,2020,77～ 81. 15 張?jiān)サ?.電子電路課程設(shè)計(jì) .南京：河海大學(xué)出版社 ,2020,89～ 92. 16 王紫婷，吳蓉，張彩珍，吳曉春 .EDA 技術(shù)與應(yīng)用 .蘭州：蘭州大學(xué)出版社， 2020年 17 譚會(huì)生 ,張昌凡 .EDA 技術(shù)及應(yīng)用 .西安：西安電子科技大學(xué)出版社， 2020 年 4月 18 林敏 ,方穎立 .VHDL 數(shù)字系統(tǒng)設(shè)計(jì)與高層次綜合 .北京 :電子工業(yè)出版社， 2020年 本 科 畢 業(yè) 設(shè) 計(jì) 第 28 頁 共 35 頁 19 李國(guó)洪 ,沈明山 .可編程器件 EDA技術(shù)與實(shí)踐 .北京 :機(jī)械工業(yè)出版社， 2020 年 7月 20 王鎖萍 .電子設(shè)計(jì)自動(dòng)化教程 .成都 :電子科技大學(xué)出版社 ,2020 年 2 月 21 周國(guó)富 .現(xiàn)場(chǎng)可編程門陣列及應(yīng)用 .電子技術(shù)應(yīng)用 ,1995 年 6月 22 潘松，王國(guó)棟 .VHDL 實(shí)用教程 .成都 :電子科技大學(xué)出版社， 1999 年 12月 23 胡乾斌 ,李光斌 ,李玲 ,喻紅 .單片微型計(jì)算機(jī)原理與應(yīng)用 .武漢：華中科技大學(xué)出版社， 2020 年 2 月 24 李玉山 .電子系統(tǒng)集成設(shè)計(jì)技術(shù) .北京：電子工業(yè)出版社 ， 2020 年 10 月 25 （美） Peter ．葛紅，黃河，吳繼明（譯）． VHDL 設(shè)計(jì)指南．北京：機(jī)械工業(yè)出版社， 2020 年 6 月 26 By Bernard Grob— Electronic circuits and applications Gregg Division— McGrawHill ， 1982— 02. 27 By Howard Johnson and Martin Graham— HighSpeed Digital Design. Publishing House of Electronics industry ， 2020— 08 . 本 科 畢 業(yè) 設(shè) 計(jì) 第 29 頁 共 35 頁 附 錄 數(shù)字頻率計(jì)各部分源程序 （ 1）測(cè)頻控制信號(hào)發(fā)生器的源程序如下： LIBRARY IEEE。 本 科 畢 業(yè) 設(shè) 計(jì) 第 26 頁 共 35 頁 致 謝 首先，感謝幫助我完成 設(shè)計(jì)的趙老師 以及各位同學(xué)，我選擇的論文是數(shù)字頻率計(jì)的設(shè)計(jì)，在論文中我遇到了很多困難，通過這次對(duì) EDA 課程設(shè)計(jì)的進(jìn)一步操作，能更好的在 Quartus II 上進(jìn)行 VHDL 程序的編譯及各個(gè)模塊的仿真， 雖然在實(shí)際操作過程中由于粗心造成了程序的缺失和錯(cuò)誤，但都在老師和同學(xué)的幫助下一一解決了。 這 次數(shù)字頻率計(jì)的涉及到了 VHDL 語言、 Quartus II 軟件，EDA 技術(shù)等。 CNT計(jì)數(shù)產(chǎn)生掃描信號(hào)（位碼）， LED模塊用于查表產(chǎn)生 LED段碼輸出。 例如可用來完成 BCD— 十進(jìn)制數(shù)、十進(jìn)制數(shù) — BCD 之間數(shù)制的轉(zhuǎn)換。當(dāng)輸入信號(hào)上升到時(shí)就會(huì)產(chǎn)生鎖存，否則，不進(jìn)行鎖存，該仿真在上升沿的時(shí)候，將其鎖存起來，直到下個(gè)上升沿才會(huì)改變鎖存的數(shù)據(jù)，如仿真在“ 0000”的時(shí)候上升，則對(duì)“ 0000”進(jìn)行鎖存。很顯然， 3位數(shù)的計(jì)數(shù)器最大可以顯示到 999， 4位數(shù)的最大可以顯示到 9999。 控制模塊是整個(gè)系統(tǒng)的控制部分 ， 所有的控制信號(hào)幾乎都由此模塊產(chǎn)生 ， 控制著其它 幾個(gè) 模塊的工作 。 數(shù)字鎖存器在固定時(shí)間基準(zhǔn)的后周期開始工作 ,即當(dāng)閘門計(jì)數(shù)時(shí)間結(jié)束 , 閘門下降沿到來時(shí) , 鎖存此時(shí)計(jì)數(shù)模塊的各項(xiàng)輸出。當(dāng)高電平時(shí)允許計(jì)數(shù)，低電平時(shí)禁止計(jì)數(shù)。 （ 3） 模塊的劃分 計(jì)數(shù)器在各個(gè)擋是被反復(fù)應(yīng)用的，如果在各個(gè)擋分別設(shè)計(jì)計(jì)數(shù)器，就造成資源的浪費(fèi)，而且在測(cè)量周期和頻率時(shí)，計(jì)數(shù)器的時(shí)鐘信號(hào)和輸入信號(hào)要進(jìn)行調(diào)換，但是計(jì)數(shù)功能是一樣的，所以將計(jì)數(shù)器設(shè)計(jì)成單獨(dú)的模塊。測(cè)量頻率時(shí)，在某個(gè)擋進(jìn)行測(cè)量的時(shí)候，就需要提供該擋的時(shí)基。 頻率計(jì)的設(shè)計(jì)方案 根據(jù)頻率計(jì)的測(cè)頻原理，可以選擇合適的時(shí)基信號(hào)即閘門時(shí)間，對(duì)輸入被測(cè)信號(hào)脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)測(cè)頻的目的。 所以我們?cè)谠O(shè)計(jì)之前必須要研究以往的設(shè)計(jì)方法， 通過研究各種設(shè)計(jì)方法的優(yōu)點(diǎn)和實(shí)用性還有他們各自的設(shè)計(jì)需要如硬件和軟件的組成，我們通過研究可以看出，我發(fā)現(xiàn)通過用 VHDL 編程實(shí)現(xiàn)軟件的仿真，在 各個(gè) 模塊的共同作用下，通過對(duì)測(cè)量信號(hào)上升沿的計(jì)數(shù)，我們可以簡(jiǎn)單，容易的讀出我們所測(cè)量的信號(hào)的頻率。這種測(cè)量方法的測(cè)量精度取決于被測(cè)信號(hào)的周期和計(jì)時(shí)精度，當(dāng)被測(cè)信號(hào)頻率較高時(shí)，對(duì)計(jì)時(shí)精度的要求就很高。鎖存器的設(shè)計(jì)要求 :若已有 24位 BCD 碼存于此模塊的輸入口，在鎖存信號(hào)的上跳沿后即被鎖存到寄存器內(nèi)部，并由寄存器的輸出端輸出，然后有實(shí)驗(yàn)箱上 7段譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)的上跳沿將計(jì)數(shù)器在 前 1s 的計(jì)數(shù)值鎖存進(jìn)鎖存器中，并由外部的 7 段譯碼器譯出，并穩(wěn)定顯示。數(shù)字頻率計(jì)首先必須獲得相對(duì)穩(wěn)定與準(zhǔn)確的時(shí)間，同時(shí)將被測(cè)信號(hào)轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識(shí)別的脈沖信號(hào)，然后通過計(jì)數(shù)器計(jì)算這一段時(shí)間間隔內(nèi)的脈沖個(gè)數(shù)，將其換算后顯示出來 。 圖 EP1C3T100C芯片外觀圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 11 頁 共 35 頁 4 頻率計(jì)方案的設(shè)計(jì) 頻率計(jì)的基本原理 頻率計(jì)又稱為頻率計(jì)數(shù)器，是一 種專門對(duì)被測(cè)信號(hào)頻率進(jìn)行測(cè)量的電子測(cè)量?jī)x器。在這種新的設(shè)計(jì)方法中，由整機(jī)系統(tǒng)用戶對(duì)整個(gè)系統(tǒng)注行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān) 鍵電路用一片或幾片專用集成電路 ASIC 來實(shí)現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計(jì)師親自參與設(shè)計(jì)的，直至完成電路到芯片版圖的設(shè)計(jì)，再交由 IC 工廠加工，或者是用可編程 ASIC(例如 CPLD 和 FPGA)現(xiàn)場(chǎng)編程實(shí)現(xiàn)。這樣設(shè)計(jì)出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。利用 EDA工具，采用可編程器件，通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法?？梢允褂?Settings 對(duì)話框（ Assignments 菜單）和 Assignment Editor 設(shè)定初始設(shè)計(jì)約束條件。 (5) VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 本 科 畢 業(yè) 設(shè) 計(jì) 第 5 頁 共 35 頁 （ 5）庫 :可由系統(tǒng)工程師生成或由 ASIC 芯片商提供，以便在設(shè)計(jì)中共享。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體 (可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng) )分成外部 (或稱可是部分，及端口 )和內(nèi)部 (或稱不可視部分 )，既涉及實(shí)體的內(nèi)部功能和算法完 成部分。在計(jì)數(shù)模塊中，通過譯碼完成的信號(hào)和標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)器的溢出信號(hào)對(duì)門控信號(hào)進(jìn)行控制。 高速串行 BCD 碼除法：是建立在 BCD碼減法運(yùn)算基礎(chǔ)上的循環(huán)運(yùn)算。若以這個(gè)脈沖同步檢測(cè)電路檢測(cè)到脈沖同步的時(shí)刻作為開關(guān)信號(hào)，可以使得實(shí)際閘門的開關(guān)發(fā)生在標(biāo)準(zhǔn)