【正文】 路的描述，同時(shí)也支持多層次的混合描述；描述形式可以是結(jié)構(gòu)描述，也可以是行為描述，或二者兼而有之。 （ 3） VHDL 具有行為描述能力和程序結(jié)構(gòu)，能支持大規(guī)模設(shè)計(jì)的模塊分解和已有設(shè)計(jì)模塊的再利用功能。應(yīng)用 EDA 工具的邏輯優(yōu)化功能，可以自動(dòng)的把一個(gè)綜合后的設(shè)計(jì)項(xiàng)目變成一個(gè)更小、更高速的電路系統(tǒng)。 （ 6） VHDL 具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)項(xiàng)目，在不改變?cè)闯绦虻臈l件下，只需改變類屬參數(shù)或函數(shù)，就能輕易改變?cè)O(shè)計(jì)項(xiàng)目的規(guī)模和結(jié)構(gòu)。鍵盤控制命令通過(guò) FPGA 內(nèi)部的掃描譯碼電路讀入單片機(jī)，來(lái)實(shí)現(xiàn)測(cè)頻、測(cè)周期、測(cè)脈寬 、 測(cè)占空比及復(fù)位等功能的控制。 電 源顯 示 電 路 F P G A鍵 盤 電 路 F P G A時(shí) 鐘 電 路 F P G A單片機(jī)A T8 9 C 5 2測(cè)量模塊F P G A標(biāo) 準(zhǔn) 信 號(hào) B C L K被 測(cè) 信 號(hào) T C L K自 校 輸 入 B C L K 圖 等精度測(cè)頻系統(tǒng)框圖 鍵盤接口電路 鍵盤接口電路如圖 所示。鍵盤譯碼電路的kv[0..2]用于向單片機(jī)輸出鍵值。動(dòng)態(tài)顯示即每次只有一個(gè) LED 被選中。字型譯碼器的作用是將十進(jìn)制數(shù)據(jù)轉(zhuǎn)換為 LED 字型碼以驅(qū)動(dòng)七段 LED 數(shù)碼管。 Sena 為低電平時(shí)顯示閃 爍，為高電平時(shí)正常顯示。其中管腳 SPUL 為脈寬、測(cè)頻選擇輸入信號(hào)，由單片機(jī)根據(jù)需要發(fā)出。測(cè)量電路如圖 所示。同時(shí)START 引腳變?yōu)榈碗娖接靡酝ㄖ獑纹瑱C(jī)計(jì)數(shù)結(jié)束。 測(cè)量與自校驗(yàn)選擇電路 測(cè)頻與自校電路用于系統(tǒng)自檢， AS 引腳接單片機(jī)的 P23 腳， FX 接標(biāo)準(zhǔn)頻率輸入，F(xiàn)C 接被測(cè)頻率輸入。該模塊采用圖形輸入法實(shí)現(xiàn)，原理圖如圖 所示，其波形圖如圖 所示，選擇控制信號(hào) AS為高電平是輸出端為 BCLK， AS 為低電平時(shí)輸出為 TCLK。拍頻法、示波器法以及差頻法等均屬于此類方法的范疇。直接計(jì)數(shù)測(cè)頻法只是簡(jiǎn)單地記下單位時(shí)間內(nèi)周期信號(hào)的重復(fù)次數(shù)，其計(jì)數(shù)值會(huì)有一個(gè)計(jì)數(shù)誤差。 測(cè)頻模塊由兩個(gè) 32 位計(jì)數(shù)器、一個(gè) D 觸發(fā)器和一片 648 選擇器組成?？梢?jiàn)兩計(jì)數(shù)器的計(jì)數(shù)周期總是等于被測(cè)信號(hào)的整數(shù)，這是確保測(cè)頻結(jié)果保持恒定精度的關(guān)鍵，預(yù)置門控信號(hào)寬度的改變記憶機(jī)隨機(jī)的出現(xiàn)時(shí)間造成的誤差最大只能 BCLK 的一個(gè)時(shí)鐘周期。 當(dāng)系統(tǒng)開(kāi)始測(cè)量被測(cè)信號(hào)的頻率時(shí)，首先由單片機(jī)單片機(jī) 將預(yù)置門控信號(hào)置為高電平，但此時(shí)計(jì)數(shù)器并不開(kāi)始工作，而是要等到被測(cè)信號(hào)的上升沿到達(dá)時(shí)兩計(jì)數(shù)器同時(shí)開(kāi)始工作。等精度測(cè)頻法是在直接測(cè)頻 法的基礎(chǔ)上發(fā)展起來(lái)的。該方法根據(jù)頻率定義，記下單位時(shí)間內(nèi)周期信號(hào)的重復(fù)次數(shù)，又稱為電子計(jì)數(shù)器測(cè)頻法。目前市場(chǎng)上所采用的測(cè)頻方法可以分為以下幾種： 一是利用電路的某種響應(yīng)特性來(lái)測(cè)量頻率，諧振測(cè)頻法和電橋測(cè)頻法是這類測(cè)量方法的典型代表。自檢結(jié)束后 AS恢復(fù)為低電平， FOUT 輸出被測(cè)頻率 TCLK。測(cè)量電路原理圖如圖 所示 ， 測(cè)量電路波形圖如圖 所示，測(cè)量電路邏輯符號(hào)如圖 所示。 Spul 為 1 時(shí)系統(tǒng)測(cè)量被測(cè)信號(hào)的頻率， CL 均為高電平后，內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 20 在隨后到來(lái)的 TCLK 上升沿 BENA 及 START 引腳變?yōu)楦唠娖剑?jì)數(shù)器開(kāi)始計(jì)數(shù)。當(dāng) SPUL 為低電平時(shí)標(biāo)準(zhǔn)計(jì)數(shù)器的輸入使能由附加模塊的 PL 輸出來(lái)控制，測(cè)量門控時(shí)間為被測(cè)信號(hào)的一個(gè)正脈寬的時(shí)間或一個(gè)低脈寬的時(shí)間寬度。其中測(cè)頻與自校選擇模塊的作用是在系統(tǒng)系統(tǒng)自檢時(shí)將標(biāo)準(zhǔn)頻率作為被測(cè)頻率信號(hào)輸送給系統(tǒng)，而在正常測(cè)量時(shí)將被測(cè)信號(hào)輸送給系統(tǒng)。 LED 片選譯碼器用于對(duì)八片 LED 輸出片選信號(hào)，由于顯示方式為動(dòng)態(tài)顯示，因此某一時(shí)刻只能有一片 LED 被選中點(diǎn)亮。顯示電路由移位存儲(chǔ)器、字型譯碼器、 LED 片選譯碼器、時(shí)鐘發(fā)生器以及七段數(shù)碼管組成。 V C C10Kk e y 0k e y 1k e y 2k e y 3k e y 4k e y 510K10K10K10K10Kk e y 00k e y 11k e y 22k w y33k e y 44k e y 55k v29k v18k v07k e y p6U?鍵盤譯碼電路p 1. 2p 1. 1p 1. 0in t0 圖 鍵盤接口電路 顯示電路 本設(shè)計(jì)中的顯示方式為動(dòng)態(tài)顯示，使用動(dòng)態(tài)顯示方式可節(jié)省 FPGA 內(nèi)部大量資源。鍵盤譯碼電路的 keyp 引腳接單片機(jī)的外部中斷 0輸入引腳，用于向單片機(jī)發(fā)出中斷請(qǐng)求讀取鍵值。系統(tǒng)框圖如圖 所示。所有信號(hào)包括基準(zhǔn)頻率信號(hào)、被測(cè)信號(hào)以及自校輸入信號(hào)均可在 AT89C52 單片機(jī)的控制下輸入到 FPGA 芯片中，單片機(jī)將每次測(cè)試結(jié)果讀入內(nèi)存中，經(jīng)運(yùn)算處理后，以十進(jìn)制的形式送到 8 位數(shù)碼管顯示電路顯示。 （ 5） VHDL 對(duì)設(shè)計(jì)項(xiàng)目的描述具有獨(dú)立性，實(shí)際設(shè)計(jì)者可以在不懂硬件的結(jié)構(gòu)，不知最終實(shí)現(xiàn)的目標(biāo)器件為何的情況下，而進(jìn)行獨(dú)立 的設(shè)計(jì)。這一點(diǎn)符合大規(guī)模電子系統(tǒng)的高效、高速設(shè)計(jì)完成必須由多人甚至由多個(gè) 開(kāi)發(fā)組共同并行工作才能實(shí)現(xiàn)的市場(chǎng)需求。 （ 2） VHDL 具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，在設(shè)計(jì)早期，即尚未完成設(shè)計(jì)時(shí)，就可以查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行 模擬 仿真。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成之后，其它的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。有專家預(yù)言，在新的世紀(jì)中， VHDL 和 Verilog 將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 1987 年 VHDL被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。其中常用的設(shè)計(jì)輸入方法有：通過(guò) MAX+PLUSⅡ 圖形編輯器創(chuàng)建圖形文件 （ .gdf） ；通過(guò)MAX+PLUSⅡ 文本編輯器 ,使用 VHDL 語(yǔ)言創(chuàng)建文本設(shè)計(jì)文件 （ .vhd） 。 （ 3）完全集成化： MAX+PLUSⅡ 的設(shè)計(jì)輸入、綜合編譯、時(shí)序分析、仿真校驗(yàn)下載 /配置全部集成在一起，加快動(dòng)態(tài)調(diào)試，縮短開(kāi)發(fā)周期； （ 4）豐富的設(shè)計(jì)庫(kù)： MAX+PLUSⅡ 提供豐富的庫(kù)單元共設(shè)計(jì)者使用，其中包括 74內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 15 系列的全會(huì)部器件和多種特殊的邏輯功能以及參數(shù)化的兆功能。豐富的圖形界面，可隨時(shí)訪問(wèn)的在線幫助文檔，使用戶能夠快速輕松的掌握和使用 MAX+PLUSⅡ 軟件。 [4] MUX+PLUSⅡ概述 MAX+PLUSⅡ 是 Altera 公司為開(kāi)發(fā)其可編程邏輯器件而推出的專用軟件，其易學(xué)、易用、界面友好且集成化程度高，全稱是 Multiple Array Matrix and Progtammable Logic User SystemⅡ （多陣列矩陣及可編程邏輯用戶系統(tǒng)Ⅱ）。另外 FLEX 10K 器件還包括 6 個(gè)用于驅(qū)動(dòng)寄存器控制端的專用輸入引腳，以確保 高速低失真（小于 ）控制信號(hào)的有效分布。 (4) 靈活的內(nèi)部連接 快速通道連續(xù)式布線結(jié)構(gòu)帶來(lái)快速可預(yù)測(cè)的連線延時(shí)；具有可以用來(lái)實(shí)現(xiàn)快速加法器、計(jì)數(shù)器和比較器的專用位鏈；具有實(shí)現(xiàn)告訴、多輸入邏輯函數(shù)專用級(jí)連鏈；模仿三態(tài)功能可以是內(nèi)部三態(tài)總線；多達(dá) 6 個(gè)全局時(shí)鐘信號(hào)和 4 個(gè)全局清除信號(hào)。 FLEX10K 還具有多個(gè)低失真時(shí)鐘，以及時(shí)鐘鎖定和時(shí)鐘自舉鎖相環(huán)電路，內(nèi)部三態(tài)總線等特性。本測(cè)頻系統(tǒng)選用 FPGA 器件是 Altera 公司所生產(chǎn)的 FLEX10K 系列中的 EPF1020RC（ 2084）。工作時(shí)這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM 或熔絲上。 FPGA 是 20 世紀(jì) 80 年代中期出現(xiàn)的可編程邏輯器件，其結(jié)構(gòu)類似于掩膜可編程門陣列（ MPGA），它由許多獨(dú)立的可編程模塊組成，擁護(hù)可以通過(guò)編程將這些模塊連接起來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)?？删幊踢壿嬈骷?20 世紀(jì) 70 年代發(fā)展起來(lái)的一種新型邏輯器件， 是一種由用戶編程來(lái)實(shí)現(xiàn)某種邏輯功能的新興器件，芯片內(nèi)的邏輯門、觸發(fā)器等硬件資源可由用戶配置來(lái)連接來(lái)實(shí)現(xiàn)專用的用戶邏輯功能。但 RAM，定時(shí)器，計(jì)數(shù)器，串口和中斷系統(tǒng)仍在工作。 (4) 芯片擦除：整個(gè) PEROM 陣列和三個(gè)鎖定位的電擦除可通過(guò)正確的控制信號(hào)組合，并保持 ALE 管腳處于低電平 10ms 來(lái)完成。該反向放大器可以配置為片內(nèi)振蕩器。在 FLASH 編程期間，此引腳也用于施加 12V 編程電源（ VPP）。在由外部程序存 儲(chǔ)器取指期間，每個(gè)機(jī)器周期兩次 /PSEN 有效。此時(shí)， ALE 只有在執(zhí)行 MOVX， MOVC指令是 ALE 才起作用。在平時(shí)， ALE 端以不變的頻率周期輸出正脈沖信號(hào)，此頻率為振蕩器頻率的 1/6。 RST：復(fù)位輸入。 P3 口輸出緩沖級(jí)可驅(qū)動(dòng)4 個(gè) TTL 邏輯門電路。 P2口當(dāng)用于外部程序存儲(chǔ)器或 16 位地址外部數(shù)據(jù)存儲(chǔ)器進(jìn)行存取時(shí)， P2 口輸出地址的高八位。 、 還可分別作為定時(shí) /計(jì)數(shù)器 2 的外部計(jì)數(shù)輸入（ ）和輸入（ ）。在 FIASH 編程時(shí)，P0 口作為原碼輸入口，當(dāng) FIASH 進(jìn)行校驗(yàn)時(shí)， P0 輸出原碼，此時(shí) P0 外部必須被拉高。 P0 口： P0 口為一個(gè) 8 位漏級(jí)開(kāi)路雙向 I/O 口，即地址 /數(shù)據(jù)復(fù)用總線。空閑方式停止 CPU 工作，但允許 RAM、定時(shí) /計(jì)數(shù)器、串行通信口及中斷系統(tǒng)繼續(xù)工作。 8 個(gè)中斷源 三級(jí)程序存儲(chǔ)器鎖定 8K 字節(jié)可編程閃爍存儲(chǔ)器 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 9 由于將多功能 8 位 CPU 和閃爍存儲(chǔ)器組合在單個(gè)芯片中， ATMEL 的 AT89C52 適合于許多較為復(fù)雜的控制應(yīng)用場(chǎng)合，是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，這時(shí)需要進(jìn)行硬件仿真，以最終確定本次設(shè)計(jì)的正確性。在這種新的設(shè)計(jì)方法中，由整機(jī)系統(tǒng)用戶對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路 ASIC 來(lái)實(shí)現(xiàn)，且這些專用集成電路是 由 系統(tǒng)和電路 的 設(shè)計(jì)師親自參與設(shè) 計(jì)的，直至完成電路到芯片版圖的設(shè)計(jì)，再交由 IC 工廠加工，或者用可編程 ASIC（例如 CPLD 和 FPGA）現(xiàn)場(chǎng)編程實(shí)現(xiàn)。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件內(nèi)部邏輯，將原來(lái)由電路板設(shè)計(jì)完成的大 部分工作放在芯片的設(shè)計(jì)中進(jìn)行?，F(xiàn)在，只要擁有一臺(tái)計(jì)算機(jī)、一套相應(yīng)的 EDA 軟件和空白的可編程邏輯器件芯片，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。 “自底向上“一般 是在系統(tǒng)劃分和分解的基礎(chǔ)上先進(jìn)行單元設(shè)計(jì)，在單元的精心設(shè)計(jì)后逐步進(jìn)行功能模塊設(shè)計(jì)，然后再進(jìn)行子系統(tǒng)的設(shè)計(jì)，最后完成系統(tǒng)總體設(shè)計(jì)。 [2] 設(shè) FX 為整形后的被測(cè)信號(hào)頻率， FS 為基準(zhǔn)頻率信號(hào) 頻率 ，若在一次預(yù)置門高電平脈寬時(shí)間內(nèi)（ TPR）被測(cè)信號(hào)計(jì)數(shù)值為 Nx；基準(zhǔn)頻率計(jì)數(shù)值為 NS，則有 下式成立： *FsFx NxNs? （ 21） 等精度數(shù)字頻率計(jì)的設(shè)計(jì)方法 電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法 現(xiàn)代電子系統(tǒng)一般 由 模擬電子系統(tǒng)、數(shù)字電子系統(tǒng)和模數(shù)混合電子系統(tǒng)三大部分組內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 6 成。標(biāo)準(zhǔn)頻率信號(hào)從 BZH 的時(shí)鐘輸入端 BCLK 輸入，設(shè)其頻率為 FS；經(jīng)整形后的被測(cè)信號(hào)從與 BZH相似的 32 位計(jì)數(shù)器 TF 的時(shí)鐘輸入端 TCLK 輸入，設(shè)其真實(shí)頻率 FXE，測(cè)量頻率為 FX。 [1] 本 課題測(cè)頻原理為等精度測(cè)頻，下面就等精度測(cè)頻原理進(jìn)行具體敘述 . 等精度測(cè)頻原理 等精度測(cè)頻法是在 計(jì)數(shù)器 測(cè)頻法的基礎(chǔ)上發(fā)展而來(lái)的。 (2)電路頻率特性測(cè)量法 由電路的已知參數(shù)與電路的頻率特性得到被測(cè)頻率 fx， 主要方法包括用于低頻段的電橋法和用于高頻或微波頻段的諧振法。 （ 4）完成了基于數(shù)字硬件電路設(shè)計(jì)平臺(tái) Max+ plusII 的 FPGA 硬件電路的設(shè)計(jì)和單片機(jī)的測(cè)試控制、數(shù)據(jù)處理程序。等精度的測(cè)量方法不但具有較高的測(cè)量精度，而且在整個(gè)頻率域保持恒定的測(cè)量精度。 論文所做的工作與研究?jī)?nèi)容 隨著 EDA（ Electronics Design Automation） 技術(shù)的發(fā)展和可編程邏輯器件的廣泛應(yīng)用，傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法、工具、器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今技術(shù)的發(fā)展。當(dāng)需要修改 FPGA功能時(shí) ,只需換一片 EPROM即可。用戶可以根據(jù)不同的配置模式 ,采用不同的編程方式。以 MSC51系列單片機(jī)為核心的頻率計(jì)，較分離元件搭接而成的頻率計(jì)改善了性能、提高了可靠性，并可以采用軟件實(shí)現(xiàn)各種頻率測(cè)量方內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說(shuō)明書（畢業(yè) 論文 ） 2 法。此外 ， 系統(tǒng)芯片 (SOC)的發(fā)展也要求其包含頻率測(cè)量的功能 ， 所以用 FPGA實(shí)現(xiàn)數(shù)字頻率計(jì)也是實(shí)現(xiàn)系統(tǒng)芯片的前提條件。 傳統(tǒng)的數(shù)字頻率計(jì)一般由分離元件搭接而成 ， 其測(cè)量范圍、測(cè)量精度和測(cè)量速度都受到很大的限制。本設(shè)計(jì)將 AT89C52單片機(jī)的控制靈活性和 FPGA芯片的現(xiàn)場(chǎng)可編程性相結(jié)合，不但大大縮短了開(kāi)發(fā)研制周期，而且使本系統(tǒng)具有結(jié)構(gòu)緊湊、體積小、可靠性高、測(cè)頻范圍寬、精度高等優(yōu)點(diǎn)。 本文詳細(xì)論述了等精度數(shù)字頻率計(jì)的測(cè)頻原理、硬件電路的組成、設(shè)計(jì)和單片機(jī)軟件編程設(shè)計(jì)。 涉密論文按學(xué)校規(guī)定處理