【正文】 可見兩計數(shù)器的計數(shù)周期總是等于被測信號的整數(shù)，這是確保測頻結(jié)果保持恒定精度的關(guān)鍵，預(yù)置門控信號寬度的改變記憶機隨機的出現(xiàn)時間造成的誤差最大只能 BCLK 的一個時鐘周期。 當系統(tǒng)開始測量被測信號的頻率時，首先由單片機單片機 將預(yù)置門控信號置為高電平，但此時計數(shù)器并不開始工作，而是要等到被測信號的上升沿到達時兩計數(shù)器同時開始工作。 測頻模塊由兩個 32 位計數(shù)器、一個 D 觸發(fā)器和一片 648 選擇器組成。等精度測頻法是在直接測頻 法的基礎(chǔ)上發(fā)展起來的。直接計數(shù)測頻法只是簡單地記下單位時間內(nèi)周期信號的重復(fù)次數(shù)，其計數(shù)值會有一個計數(shù)誤差。該方法根據(jù)頻率定義，記下單位時間內(nèi)周期信號的重復(fù)次數(shù)，又稱為電子計數(shù)器測頻法。拍頻法、示波器法以及差頻法等均屬于此類方法的范疇。目前市場上所采用的測頻方法可以分為以下幾種： 一是利用電路的某種響應(yīng)特性來測量頻率，諧振測頻法和電橋測頻法是這類測量方法的典型代表。該模塊采用圖形輸入法實現(xiàn)，原理圖如圖 所示，其波形圖如圖 所示，選擇控制信號 AS為高電平是輸出端為 BCLK， AS 為低電平時輸出為 TCLK。自檢結(jié)束后 AS恢復(fù)為低電平， FOUT 輸出被測頻率 TCLK。 測量與自校驗選擇電路 測頻與自校電路用于系統(tǒng)自檢， AS 引腳接單片機的 P23 腳， FX 接標準頻率輸入，F(xiàn)C 接被測頻率輸入。測量電路原理圖如圖 所示 ， 測量電路波形圖如圖 所示，測量電路邏輯符號如圖 所示。同時START 引腳變?yōu)榈碗娖接靡酝ㄖ獑纹瑱C計數(shù)結(jié)束。 Spul 為 1 時系統(tǒng)測量被測信號的頻率， CL 均為高電平后，內(nèi)蒙古科技大學畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 20 在隨后到來的 TCLK 上升沿 BENA 及 START 引腳變?yōu)楦唠娖?，計?shù)器開始計數(shù)。測量電路如圖 所示。當 SPUL 為低電平時標準計數(shù)器的輸入使能由附加模塊的 PL 輸出來控制，測量門控時間為被測信號的一個正脈寬的時間或一個低脈寬的時間寬度。其中管腳 SPUL 為脈寬、測頻選擇輸入信號，由單片機根據(jù)需要發(fā)出。其中測頻與自校選擇模塊的作用是在系統(tǒng)系統(tǒng)自檢時將標準頻率作為被測頻率信號輸送給系統(tǒng)，而在正常測量時將被測信號輸送給系統(tǒng)。 Sena 為低電平時顯示閃 爍，為高電平時正常顯示。 LED 片選譯碼器用于對八片 LED 輸出片選信號，由于顯示方式為動態(tài)顯示，因此某一時刻只能有一片 LED 被選中點亮。字型譯碼器的作用是將十進制數(shù)據(jù)轉(zhuǎn)換為 LED 字型碼以驅(qū)動七段 LED 數(shù)碼管。顯示電路由移位存儲器、字型譯碼器、 LED 片選譯碼器、時鐘發(fā)生器以及七段數(shù)碼管組成。動態(tài)顯示即每次只有一個 LED 被選中。 V C C10Kk e y 0k e y 1k e y 2k e y 3k e y 4k e y 510K10K10K10K10Kk e y 00k e y 11k e y 22k w y33k e y 44k e y 55k v29k v18k v07k e y p6U?鍵盤譯碼電路p 1. 2p 1. 1p 1. 0in t0 圖 鍵盤接口電路 顯示電路 本設(shè)計中的顯示方式為動態(tài)顯示，使用動態(tài)顯示方式可節(jié)省 FPGA 內(nèi)部大量資源。鍵盤譯碼電路的kv[0..2]用于向單片機輸出鍵值。鍵盤譯碼電路的 keyp 引腳接單片機的外部中斷 0輸入引腳，用于向單片機發(fā)出中斷請求讀取鍵值。 電 源顯 示 電 路 F P G A鍵 盤 電 路 F P G A時 鐘 電 路 F P G A單片機A T8 9 C 5 2測量模塊F P G A標 準 信 號 B C L K被 測 信 號 T C L K自 校 輸 入 B C L K 圖 等精度測頻系統(tǒng)框圖 鍵盤接口電路 鍵盤接口電路如圖 所示。系統(tǒng)框圖如圖 所示。鍵盤控制命令通過 FPGA 內(nèi)部的掃描譯碼電路讀入單片機，來實現(xiàn)測頻、測周期、測脈寬 、 測占空比及復(fù)位等功能的控制。所有信號包括基準頻率信號、被測信號以及自校輸入信號均可在 AT89C52 單片機的控制下輸入到 FPGA 芯片中，單片機將每次測試結(jié)果讀入內(nèi)存中，經(jīng)運算處理后，以十進制的形式送到 8 位數(shù)碼管顯示電路顯示。 （ 6） VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計項目，在不改變源程序的條件下，只需改變類屬參數(shù)或函數(shù)，就能輕易改變設(shè)計項目的規(guī)模和結(jié)構(gòu)。 （ 5） VHDL 對設(shè)計項目的描述具有獨立性，實際設(shè)計者可以在不懂硬件的結(jié)構(gòu)，不知最終實現(xiàn)的目標器件為何的情況下，而進行獨立 的設(shè)計。應(yīng)用 EDA 工具的邏輯優(yōu)化功能，可以自動的把一個綜合后的設(shè)計項目變成一個更小、更高速的電路系統(tǒng)。這一點符合大規(guī)模電子系統(tǒng)的高效、高速設(shè)計完成必須由多人甚至由多個 開發(fā)組共同并行工作才能實現(xiàn)的市場需求。 （ 3） VHDL 具有行為描述能力和程序結(jié)構(gòu)，能支持大規(guī)模設(shè)計的模塊分解和已有設(shè)計模塊的再利用功能。 （ 2） VHDL 具有豐富的仿真語句和庫函數(shù)，在設(shè)計早期，即尚未完成設(shè)計時，就可以查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計項目進行 模擬 仿真。應(yīng)用 VHDL 進行工程設(shè)計的優(yōu)點是多方面的，具體如下： （ 1）支持從系統(tǒng)級到門級電路的描述，同時也支持多層次的混合描述；描述形式可以是結(jié)構(gòu)描述，也可以是行為描述，或二者兼而有之。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成之后，其它的設(shè)計就可以直接調(diào)用這個實體。除了含有許多硬件特征的語句外， VHDL 的風格和語法十分類似于一般的計算機高級語言。有專家預(yù)言，在新的世紀中， VHDL 和 Verilog 將承擔起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受 ，并逐步取代了原有的非標準化硬件描述語言。 1987 年 VHDL被 IEEE 和美國國防部確認為標準硬件描述語言。 [4] VHDL 語言簡介 硬件描述語言（ HDL， Hardware Description Language）是 EDA 技術(shù)的重要組成部分，常用的硬件描述語言有 VHDL、 Verilog、 ABEL 等， VHDL 是 EDA 技術(shù)的主流硬件描述語言之一，也是本文設(shè)計所采用的硬件描述語言。其中常用的設(shè)計輸入方法有：通過 MAX+PLUSⅡ 圖形編輯器創(chuàng)建圖形文件 （ .gdf） ；通過MAX+PLUSⅡ 文本編輯器 ,使用 VHDL 語言創(chuàng)建文本設(shè)計文件 （ .vhd） 。 （ 6）模塊化工具：設(shè)計者可從各種設(shè)計輸入、編輯、校驗及器件編程工具中作出選擇，形成用戶風格的開發(fā)環(huán)境，必要時還可以 在保留原始功能的基礎(chǔ)上添加新的功能。 （ 3）完全集成化： MAX+PLUSⅡ 的設(shè)計輸入、綜合編譯、時序分析、仿真校驗下載 /配置全部集成在一起，加快動態(tài)調(diào)試，縮短開發(fā)周期； （ 4）豐富的設(shè)計庫： MAX+PLUSⅡ 提供豐富的庫單元共設(shè)計者使用，其中包括 74內(nèi)蒙古科技大學畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 15 系列的全會部器件和多種特殊的邏輯功能以及參數(shù)化的兆功能。 （ 2）設(shè)計與結(jié)構(gòu)無關(guān)： MAX+PLUSⅡ 支持 Altera 公司的各種可編程邏輯器件，提供了工業(yè)界真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。豐富的圖形界面，可隨時訪問的在線幫助文檔，使用戶能夠快速輕松的掌握和使用 MAX+PLUSⅡ 軟件。他支持 Altera 公司的不同結(jié)構(gòu)器件，可在多平臺上運行。 [4] MUX+PLUSⅡ概述 MAX+PLUSⅡ 是 Altera 公司為開發(fā)其可編程邏輯器件而推出的專用軟件，其易學、易用、界面友好且集成化程度高，全稱是 Multiple Array Matrix and Progtammable Logic User SystemⅡ （多陣列矩陣及可編程邏輯用戶系統(tǒng)Ⅱ）。 4 個全局信號可由 4 個專用輸入引腳驅(qū)動，也可以由器件內(nèi)部邏輯驅(qū)動。另外 FLEX 10K 器件還包括 6 個用于驅(qū)動寄存器控制端的專用輸入引腳，以確保 高速低失真（小于 ）控制信號的有效分布。 (6) 具有快速建立時間和時鐘到輸出的外部寄存器 (7) 多樣的封裝形式 84 到 600 引腳的各種封裝，封裝形式有 TQFP、 PQFP、 BGA和 PLC 等；同一種封裝中的各種 FLEX10K 器件的引腳兼容。 (4) 靈活的內(nèi)部連接 快速通道連續(xù)式布線結(jié)構(gòu)帶來快速可預(yù)測的連線延時；具有可以用來實現(xiàn)快速加法器、計數(shù)器和比較器的專用位鏈；具有實現(xiàn)告訴、多輸入邏輯函數(shù)專用級連鏈；模仿三態(tài)功能可以是內(nèi)部三態(tài)總線；多達 6 個全局時鐘信號和 4 個全局清除信號。 (2) 高密度 具有 10000 到 250000 個可用門，高達 40960 位內(nèi)部 RAM。 FLEX10K 還具有多個低失真時鐘，以及時鐘鎖定和時鐘自舉鎖相環(huán)電路，內(nèi)部三態(tài)總線等特性。每個 FLEX10K 器件都包含一個嵌入式陣列，它為設(shè)計者提供了有效的嵌入式門陣列和靈活的可編程邏輯。本測頻系統(tǒng)選用 FPGA 器件是 Altera 公司所生產(chǎn)的 FLEX10K 系列中的 EPF1020RC（ 2084）。用戶可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂的現(xiàn)場編程。工作時這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM 或熔絲上。 FPGA 具有掩膜可編程門陣列（ MPGA）的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列組成，并由可編程的互連資源連接這些邏輯功能塊以及相應(yīng)的輸入 /輸出單元來實現(xiàn)不同的設(shè)計。 FPGA 是 20 世紀 80 年代中期出現(xiàn)的可編程邏輯器件，其結(jié)構(gòu)類似于掩膜可編程門陣列（ MPGA），它由許多獨立的可編程模塊組成，擁護可以通過編程將這些模塊連接起來實現(xiàn)不同的設(shè)計。它的應(yīng)用和發(fā)展不僅簡化了電路設(shè)計，降低了成本，提高了系統(tǒng)的可靠性和保密性，而且給數(shù)字系統(tǒng)的設(shè)計方法帶來了革命性的變化。可編程邏輯器件是 20 世紀 70 年代發(fā)展起來的一種新型邏輯器件， 是一種由用戶編程來實現(xiàn)某種邏輯功能的新興器件，芯片內(nèi)的邏輯門、觸發(fā)器等硬件資源可由用戶配置來連接來實現(xiàn)專用的用戶邏輯功能。 [3] FLEX10K 芯片系列簡介 隨著電子技術(shù)的不斷發(fā)展，電子系統(tǒng)的設(shè)計方法也發(fā)生了很大的變化，傳統(tǒng)的設(shè)計方法正逐步退出歷史舞臺，而基于 EDA 技術(shù)的芯片設(shè)計正在成為電子系統(tǒng)設(shè)計的主流。但 RAM，定時器，計數(shù)器，串口和中斷系統(tǒng)仍在工作。此外， AT89C51 設(shè)有穩(wěn)態(tài)邏輯，可以在低到零頻率的條件下靜態(tài)邏輯，支持兩種軟件可選的掉電模式。 (4) 芯片擦除：整個 PEROM 陣列和三個鎖定位的電擦除可通過正確的控制信號組合，并保持 ALE 管腳處于低電平 10ms 來完成。如采用外部時鐘源驅(qū)動器件， XTAL2 應(yīng)不接。該反向放大器可以配置為片內(nèi)振蕩器。 XTAL2：來自反向振蕩器的輸出。在 FLASH 編程期間，此引腳也用于施加 12V 編程電源（ VPP）。 /EA/VPP：當 /EA 保持低電平時，則在此期間外部程序存儲器（ 0000HFFFFH），不管是否有內(nèi)部程序存儲器。在由外部程序存 儲器取指期間，每個機器周期兩次 /PSEN 有效。如果微處理器在外部執(zhí)行狀態(tài) ALE禁止，置位無效。此時， ALE 只有在執(zhí)行 MOVX， MOVC指令是 ALE 才起作用。然而要注意的是：每當用作外部數(shù)據(jù)存儲器時，將跳過一個 ALE 脈沖。在平時， ALE 端以不變的頻率周期輸出正脈沖信號，此頻率為振蕩器頻率的 1/6。 ALE/PROG：當訪問外部存儲器時，地 址鎖存允許的輸出電平用于鎖存地址的地位字節(jié)。 RST：復(fù)位輸入。此時被外部拉低的 P3 口將用上拉電阻輸出電流。 P3 口輸出緩沖級可驅(qū)動4 個 TTL 邏輯門電路。 P2 口在 FLASH 編程和校驗時接收高八位地址信號和控制信號。 P2口當用于外部程序存儲器或 16 位地址外部數(shù)據(jù)存儲器進行存取時， P2 口輸出地址的高八位。并因此作為輸入時， P2 口的管腳被外部拉低，將輸出電流。 、 還可分別作為定時 /計數(shù)器 2 的外部計數(shù)輸入（ ）和輸入（ ）。 P1 口 管腳寫入 1 后，被內(nèi)部上拉為高電平，此時可用作輸入， P1口被外部下拉為低電平時，將輸出電流，這是由于內(nèi)部上拉的緣故。在 FIASH 編程時，P0 口作為原碼輸入口，當 FIASH 進行校驗時， P0 輸出原碼，此時 P0 外部必須被拉高。當 P1 口的管腳寫 1 時，被定義為高阻抗輸入。 P0 口： P0 口為一個 8 位漏級開路雙向 I/O 口，即地址 /數(shù)據(jù)復(fù)用總線。 (2) 引腳功能說明： VCC：供電電壓?？臻e方式停止 CPU 工作，但允許 RAM、定時 /計數(shù)器、串行通信口及中斷系統(tǒng)繼續(xù)工作。低功耗的閑置和掉電模式 8 個中斷源 32 可編程 I/O 線 三級程序存儲器鎖定 數(shù)據(jù)保留時間： 10 年 8K 字節(jié)可編程閃爍存儲器 內(nèi)蒙古科技大學畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） 9 (1) 主要性能參數(shù)： 由于將多功能 8 位 CPU 和閃爍存儲器組合在單個芯片中， ATMEL 的 AT89C52 適合于許多較為復(fù)雜的控制應(yīng)用場合，是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價廉的方案。