【正文】 最后是進(jìn)行版圖設(shè)計(jì)，即將電路圖轉(zhuǎn)化成版圖。接著進(jìn)行電路設(shè)計(jì)，邏輯圖將進(jìn)一步轉(zhuǎn)化成電路圖 。這個(gè)結(jié)構(gòu)可能包括算術(shù)運(yùn)算單元、控制單元、數(shù)據(jù)通道、各種算法狀態(tài)機(jī)等。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 25 T o p d o w n B o t t o n u p行 為 設(shè) 計(jì)結(jié) 構(gòu) 設(shè) 計(jì)邏 輯 設(shè) 計(jì)電 路 設(shè) 計(jì)版 圖 設(shè) 計(jì)系 統(tǒng) 分 解單 元 設(shè) 計(jì)功 能 塊 劃 分子 系 統(tǒng) 設(shè) 計(jì)系 統(tǒng) 總 成 圖 43“自頂向下”與“自底向上”設(shè)計(jì)方法對比 在“自頂向下”的設(shè)計(jì)中，首先需要進(jìn)行行為設(shè)計(jì)，確定該電子系統(tǒng)或 VLSI芯片的功能、性能及允許的芯片面積和成本等。在這種新的設(shè)計(jì)方法中，由整機(jī)系統(tǒng)用戶對整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路 ASIC 來實(shí)現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計(jì)師親自參與設(shè)計(jì)的，直至完成電路到芯片版圖的設(shè)計(jì)，再交由 IC 工廠加工，或者是用可編程 ASIC(例如 CPLD 和 FPGA)現(xiàn)場編程實(shí)現(xiàn)。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機(jī)電路集成和系統(tǒng)電路集成。這樣設(shè)計(jì)出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差?，F(xiàn)在，只要擁有一臺計(jì)算機(jī)、一套相應(yīng)的 EDA 軟件和空白的 可編程邏輯器件芯片，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。圖 32 所示為電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法和基于芯片的設(shè)計(jì)方法。這樣不僅可以 通過芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，從而有效的增強(qiáng)了設(shè)計(jì)的靈活性，東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 24 提高了工作效率。利用 EDA 工具，采用可編程器件，通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。從概念上講，凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。編譯和仿真經(jīng)檢測無誤后，便可以將下載信息通過 QuartusII 提供的編程器下載入目標(biāo)器件中了 。在進(jìn)行編譯后，可對設(shè)計(jì)進(jìn)行時(shí)序仿真。Quartus II 擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。 Quartus II 允許來自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口， Quartus II 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對使用不同輸入設(shè)計(jì)方式完成的模塊 (元件 )進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的 問題。 87 及 VHDL39。在圖 31 下東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 23 排的流程框圖，是與上面的 Quartus II 設(shè)計(jì)流程相對照的標(biāo)準(zhǔn)的 EDA 開發(fā)流程。例如各類片上存儲(chǔ)器、 DSP 模塊、 LVDS 驅(qū)動(dòng)器、 PLL 以及 SERDES 和 DDIO 電路模塊等。 Altera 提供的 LPM 函數(shù)均基于 Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì) 。在 Compiler Tool 窗口中，可以打開該 模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口?？梢酝ㄟ^選擇 Start Compilation 來運(yùn)行所有的編譯器模塊，也可以通過選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。編譯器包括的功能模塊有分析 /綜合器 (Analysisamp。此外， Quartus II 與MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 工具。 Quartus II 也可以利用第三方的綜合工具，如 Leonardo Spectrum, Synplify Pro,FPGA Compiler II，并能直接調(diào)用這些工具。 Altera 的 Quartus II 提供了完整的多平臺設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng) (SOPC)設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為 Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。 Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX 十 plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。被測信號經(jīng)過放大整形電路調(diào)理后輸入。 CPLD 的標(biāo)準(zhǔn)頻率信號由 50MHz的有源晶振提供。 圖 313 顯示電路 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 21 電源模塊 整個(gè)電路的供電電源如圖 213 所示， 220V交流電經(jīng)變壓、整流、濾波后，由一片 78L05 三端穩(wěn)壓器向系統(tǒng)提供 +5V電壓信號。 P3:4 用于鍵盤和顯示電路的切換選通。因 為 74LS164 輸出沒有鎖存功能，因此，在傳送信號時(shí)輸出端數(shù)碼管會(huì)有瞬間閃爍，但由于系統(tǒng)采用 12MHz 晶振。當(dāng)一鍵盤按下時(shí)，該線為低電平，在單片機(jī)主程序中置 P3. 2 為 ’0’，將鍵值置入，然后再將 與 P3. 5 口置 ’1’，將鍵盤值讀入單片機(jī)，從而實(shí)現(xiàn)對鍵盤動(dòng)態(tài)掃描，實(shí)時(shí)將鍵盤命令交單片機(jī)處理。 圖 311 輸入信號整形模塊 外圍電路設(shè)計(jì) 鍵盤接口電路 鍵盤接口電路如圖 211 所示。該電路 R, C 參數(shù)根據(jù)實(shí)際所測信號的帶寬確定，如頻率較高 (大于70MHz )則電路和 PCB 布線都需作較大改動(dòng)。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 19 圖 210 為輸入信號整形電路。 (10) FX 為被測信號輸入，此信號是經(jīng)過限幅整形電路后的信號。若令 SS= [SS 1, SS0]，則當(dāng) SS=0. 1, 2, 3時(shí)可從 PO 口和 P2 口由低 8 位至高 8 位分別讀出兩組 4 個(gè) 8 位計(jì)數(shù)值。 (7) EDl:測頻計(jì)數(shù)結(jié)束狀態(tài)信號， ED1=0 時(shí)計(jì)數(shù)結(jié)束。 AS=1 測頻， AS=0 自校。 (4) ED2:脈寬計(jì)數(shù)結(jié)束狀態(tài)信號， ED2=1 計(jì)數(shù)結(jié)束。CS=1 時(shí)，測脈寬。 (2) CS:由單片機(jī)的 P1. 0 口控制。 被讀出的四組 8 位數(shù)據(jù)通過 AT89C51 的 SSO, SS1 地址編碼選擇。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 18 圖 310 單片機(jī)測頻控制電路 (1)由于 CPLD 在對頻率進(jìn)行計(jì)數(shù)時(shí)，采用 32 位二進(jìn)制計(jì)數(shù)器， 8 位數(shù)據(jù)總線的單片機(jī)分四次將 32 位數(shù)據(jù)全部讀出。 P3 口也可作為 AT89C51的一些特殊功能口，如下表所示 : 管腳備選功能 P3. 0 RXD(串行輸入口 ) P3. 1 TYD(串行輸出口 ) /INTO(外部中斷 0) /INTI(外部中斷 I) P3. 4 TO(計(jì)時(shí)器 0 外部輸入 ) P3. 4 TI 計(jì)時(shí)器 1 外部輸入 ) P3. 6/WR(外部數(shù)據(jù)存儲(chǔ)器寫選通 ) P3. 7 /RD(外部數(shù)據(jù) 存儲(chǔ)器讀選通 ) P3 口同時(shí)為快閃編程和編程校驗(yàn)接收一些控制信號 。 P3 口 :P3 口管腳是八個(gè)帶內(nèi)部上拉電阻的雙向 1/0 口，可驅(qū)動(dòng) 4 個(gè) TTL 門。 P2 口 :P2 口是一個(gè)內(nèi)部提供上拉電阻的 8 位雙向 I/0 口， P2 口緩沖器可驅(qū)動(dòng)4 個(gè) TTLi7，當(dāng) P2 口被寫 ’1’時(shí)，其管腳被內(nèi)部上拉電阻拉高，作為輸入。 Pl 口 :P1 口是一個(gè)內(nèi)部提供上拉電阻的 8 位雙向 I/0 口， P1 口緩沖器能驅(qū)動(dòng)4 個(gè) TTL 門。作為外部地址 /數(shù) 據(jù)總線使用時(shí)，用于傳送 8 位數(shù)據(jù)和低 8 位地址。 (1) AT89C51 的主要特性如下 : ? 與 MCS51 兼容 ? 4K 字節(jié)可編程快閃存儲(chǔ)器 ? 壽命 :1000 次寫 /擦 ? 數(shù)據(jù)保留時(shí)間 :十年 ? 128*8 位內(nèi)部 RAM ? 32 可編程 I/0 線 ? 兩個(gè) 16 位定時(shí)器 /計(jì)數(shù)器 ? 五個(gè)中斷源 ? 可編程串行通道 ? 低功耗的閑置和掉電模式 ? 片內(nèi)振蕩器和時(shí)鐘電路 (2)其管腳的具體說明如下 : 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 17 P0 口 :P0 口為一個(gè) 8 位漏級開路雙向 I/0 口，每個(gè)引腳可驅(qū)動(dòng) 8 個(gè) TTL 門。采用 ATN 工EL 高密度非易失存儲(chǔ)器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的 MCS51 指令集和輸出管腳相兼容。占空比的測量方法是通過測量脈沖寬度記錄 CNT2的計(jì)數(shù)值 N1，然后將輸入信號反相，再測量脈沖寬 度，測得 CNT2 計(jì)數(shù)值 N2則可 以 計(jì)算出 占空比 ： AT89C51 單片機(jī)性能 其引腳如圖 39 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 16 圖 38 AT89C51 的引腳圖 AT89C51 是一個(gè)內(nèi)含 4K字節(jié)可編程可擦除的快閃存儲(chǔ)器 (Flash Memory)和 128 個(gè)字節(jié) RAM。 CONTRL2 子模塊的主要特點(diǎn)是：電路的設(shè)計(jì)保證了只有 CONTRL2 被初始化后才能工作，否則 PUL 輸出始終為零。 (4) 在被測脈沖的下沿到來時(shí)， CONTRL2的 PUL端輸出低電平，計(jì)數(shù)器 CNT2被關(guān)斷。 (2) 將 GATE 的 CNL 端置高電平，表示開始脈沖寬度測量，這時(shí) CNT2 的輸入信號為 FSD。 END ARCHITECTURE ART。 END IF。 THEN (3)=39。EVENT AND B0=39。039。139。 END PROCESS。139。139。 如果 CLR輸入低電平則 (2)輸出低電平 ELSIF A039。 THEN (2)=39。 PROCESS(A0, CLR) IS BEGIN IF CLR=39。 END IF。 THEN (1)=39。EVENT AND C0=39。039。139。 將 A0 的數(shù)據(jù)取反賦給 B0 C0=NOT F2。 A0=F2 AND (1)。 否則 ENDD 輸出低電平 END IF。 如果 S=3 則 ENDD 輸出高電平 ELSE ENDD=39。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 14 IF S=3 THEN ENDD=39。039。139。 END IF。 THEN F2=FIN。 PROCESS(START, S) IS BEGIN IF START=39。 BEGIN S(0)=(3)。 SIGNAL A0, B0, C0, F2: STD_LOGIC。 END ENTITY CONTRL2。 ENTITY CONTRL2 IS PORT (FIN, START, CLR: IN STD_LOGIC。 USE 。 h 0 3 39。 h 0 3 39。 將最后確定的 CNT 數(shù)據(jù)賦給 Q END ARCHITECTURE ART。 END PROCESS。 THEN CNT=CNT+1。EVENT AND CLK=39。 THEN CNT=00000000000000000000000000000000。 定義 CNT 的數(shù)據(jù)類型 BEGIN PROCESS(CLK, CLR) IS BEGIN IF CLR=39。 END ENTITY CNT。 ENTITY CNT IS PORT(CLK, CLR: IN STD_LOGIC。 USE 。 h 0 0 0 0 0 0 0 1 圖 37 計(jì)數(shù)部件 電路 原理圖 圖 32 中的計(jì)數(shù)器 CNT1/CNT2 是 32 位二進(jìn)制計(jì)數(shù)器，通過 DSEL 模塊的控制 單片機(jī)可分 4 次將其 32 位數(shù)據(jù)全部讀出。 F O U T ~1C H KFC H O I SF O U TF I NF O U T ~2F O U T ~0 圖 33 測頻模塊邏輯圖 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文）