【正文】 f: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 d: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 b: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。USE 。s0=111時(shí)，h[7..0]的值被選中由y[7..0]輸出。如當(dāng)s2s1s0=000時(shí),a[7..0]的值被選中由y[7..0]輸出；當(dāng)s2s1s0=001時(shí)，b[7..0]的值被選中由y[7..0]輸出；依此類推，當(dāng)s2amp。：數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過(guò)程中，根據(jù)需要將其中的任意一路選擇出來(lái)，并把所選出的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去的數(shù)字邏輯電路，其功能就相當(dāng)于多個(gè)輸入的單刀雙擲開關(guān)，也稱多路選擇器。 END PROCESS。 END IF。 ELSE temp_tx = temp_tx+1。039。139。139。 ELSIF (clkx39。039。139。 BEGIN qx=temp_tx。 END tx。 en: IN STD_LOGIC。ENTITY tx IS PORT( clkx: IN STD_LOGIC。USE 。被測(cè)信號(hào)計(jì)數(shù)器的VHDL源程序如下：LIBRARY IEEE。 END PROCESS。 END IF。 ELSE temp_tc = temp_tc +1。039。139。139。 ELSIF (clkc39。039。139。 定義變量BEGIN qc=temp_tc。 計(jì)數(shù)器的輸出END tc。 定義清零信號(hào) en: IN STD_LOGIC。ENTITY tc IS PORT( clkc: IN STD_LOGIC。USE 。標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)器的VHDL源程序如下：LIBRARY IEEE。；每次測(cè)量時(shí)，用由D觸發(fā)器所產(chǎn)生的使能信號(hào)控制開啟計(jì)數(shù)器，對(duì)輸入的脈沖信號(hào)計(jì)數(shù)，在閘門信號(hào)結(jié)束時(shí)將計(jì)數(shù)結(jié)果由數(shù)據(jù)選擇器選擇輸出。 結(jié)束閘門時(shí)間 END PROCESS。) THEN 檢測(cè)時(shí)鐘信號(hào)上升沿 en = tp。EVENT AND clkx =39。039。139。 定義使能信號(hào)，有效閘門信號(hào)END clrdff。 定義清零信號(hào)； tp: IN STD_LOGIC。ENTITY clrdff ISPORT( clkx: IN STD_LOGIC。USE 。帶清零的D觸發(fā)器的具體程序如下：LIBRARY IEEE。在每一次計(jì)數(shù)開始時(shí)可以給出一個(gè)清零信號(hào)，檢測(cè)同步脈沖信號(hào)，準(zhǔn)備輸出使能信號(hào)en。觸發(fā)模塊的主要功能就是輸出一個(gè)使能信號(hào)來(lái)控制計(jì)數(shù)器的開閉。而邊沿觸發(fā)器允許在clk觸發(fā)沿來(lái)到前一瞬間加入輸入信號(hào)。：電平觸發(fā)的主從觸發(fā)器工作時(shí)，必須在跳動(dòng)邊沿來(lái)臨前加進(jìn)去輸入信號(hào)。還要感謝所有關(guān)心我、幫助我、支持我，但這里還沒有提及的人們，謝謝你們！所有的這些鼓勵(lì)和支持都將在我以后的人生道路上給予我莫大的激勵(lì)，使我更加有信心與動(dòng)力書寫自己美好的人生，不斷地挑戰(zhàn)自我、追求卓越、創(chuàng)造輝煌、成為一名優(yōu)秀的青年。對(duì)于我的成長(zhǎng)他們嘔心瀝血，傾注了太多的辛酸。最后，我非常地感謝我的父母。而且在這濃郁的人文環(huán)境下，塑造了我正確科學(xué)的人生觀、價(jià)值觀。同樣，也十分感謝*******，能夠提倡如此之好的學(xué)術(shù)氛圍。大家能夠相聚在*****大學(xué)，共同度過(guò)人生中最美好而短暫的四年，相互扶持，共同進(jìn)步。在本次畢業(yè)設(shè)計(jì)中，從頻率計(jì)電路的設(shè)計(jì)到硬件語(yǔ)言的學(xué)習(xí)、設(shè)計(jì)方案的確定及仿真結(jié)果的完成都得到了指導(dǎo)老師的悉心指導(dǎo)，并且對(duì)于論文的整理及詳細(xì)審稿、最終定稿都傾注了***老師的辛勤汗水。***老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、平易隨和的處事風(fēng)格、深厚豐富的專業(yè)知識(shí)及對(duì)工作孜孜不倦的追求使我不僅在對(duì)知識(shí)的理論認(rèn)識(shí)上加深理解，而且也有助于我對(duì)所學(xué)知識(shí)的靈活運(yùn)用。在*****大學(xué)的這段求學(xué)經(jīng)歷中，我完成了本科階段的學(xué)習(xí)，并按時(shí)完成了畢業(yè)設(shè)計(jì)及論文。在這四年的在校學(xué)習(xí)生活里，能得到老師的諄諄教誨，同學(xué)的支持鼓勵(lì)，讓我不斷地進(jìn)步成長(zhǎng)，確實(shí)獲益頗多。并且通過(guò)這次的實(shí)踐操作,更加地明白了EDA技術(shù)極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度，也說(shuō)明了EDA技術(shù)對(duì)于我們專業(yè)學(xué)生的專業(yè)知識(shí)掌握的重要性。本次設(shè)計(jì)只是自己在學(xué)習(xí)相關(guān)知識(shí)后的自我研究，在各方面可能還存在欠缺。方案二中，只對(duì)實(shí)現(xiàn)等精度的過(guò)程進(jìn)行介紹，也可繼續(xù)討論附加后續(xù)譯碼顯示輸出的部分。對(duì)于本次設(shè)計(jì)還有可以擴(kuò)展的地方。此次設(shè)計(jì)的方案一實(shí)現(xiàn)了可根據(jù)實(shí)際需求完成自行換檔的頻率測(cè)量要求，方案二在狹義上實(shí)現(xiàn)了等精度的原理功能?；拘纬闪藢?duì)于完成一個(gè)功能較完善系統(tǒng)的方案確定、分析實(shí)現(xiàn)的大體方法。經(jīng)過(guò)對(duì)結(jié)果的分析，此次設(shè)計(jì)基本符合設(shè)計(jì)要求。 其間，我亦遇到許多問題，諸如整個(gè)系統(tǒng)核心模塊計(jì)數(shù)過(guò)程的實(shí)現(xiàn)，時(shí)鐘頻率的設(shè)定，將整形數(shù)據(jù)轉(zhuǎn)換成BCD碼顯示的算法等等。 畢業(yè)設(shè)計(jì)的體會(huì)本次畢業(yè)設(shè)計(jì)即將接近尾聲，本人設(shè)計(jì)了能夠?qū)崿F(xiàn)對(duì)于1Hz～10MHz頻率范圍的方波頻率進(jìn)行測(cè)量的頻率計(jì)，并能夠在四位數(shù)碼管上顯示。，也出現(xiàn)了一些語(yǔ)法提示，造成編譯不能正確完成?！癢aveform Editor”的編譯過(guò)程中，輸出波形的不合理性。，提示“未有與輸入/出信號(hào)進(jìn)入/出相應(yīng)的節(jié)點(diǎn)”無(wú)法形成正確的信號(hào)傳輸路線。，再進(jìn)行仿真，出現(xiàn)“Device not match with the certain hardware”的錯(cuò)誤提示。，使用VHDL語(yǔ)言，創(chuàng)建文本時(shí)編譯錯(cuò)誤，提示“LIBRARY IEEE；”非法使用。此外，本設(shè)計(jì)還能實(shí)現(xiàn)總體復(fù)位功能，可看出當(dāng)復(fù)位信號(hào)rst為高電平時(shí)，所有的輸出都會(huì)置零或變?yōu)榈碗娖?。圖516 頂層頻率計(jì)的結(jié)構(gòu)化示意圖 原理圖仿真過(guò)程圖517 頂層頻率計(jì)的系統(tǒng)連接圖圖518 頻率計(jì)原理圖的編譯過(guò)程圖519 頻率計(jì)原理圖的仿真過(guò)程根據(jù)仿真結(jié)果可知，當(dāng)選擇k1檔位進(jìn)行測(cè)試，預(yù)測(cè)試方波頻率值設(shè)定為1000Hz，原理圖程序仿真后，輸出d、c、b、a所表示的千、百、十、個(gè)分別為“06”“3F”“3F”“3F”,即顯示十進(jìn)制數(shù)1000，驗(yàn)證正確。頂層文件程序中設(shè)置一系列的信號(hào)，將五個(gè)部分的程序輸入輸出信號(hào)相對(duì)應(yīng)的連接起來(lái)，并與整個(gè)系統(tǒng)的相對(duì)應(yīng)。 仿真過(guò)程圖514 顯示模塊的編譯過(guò)程圖515 顯示模塊的仿真過(guò)程 分析上圖可知，輸出的數(shù)碼顯示結(jié)果與程序中所對(duì)應(yīng)的譯碼規(guī)則相一致，如當(dāng)輸入的BCD碼為7時(shí)，則對(duì)應(yīng)的輸出即為“0000111”，用十六進(jìn)制表示為“07”，能夠?qū)崿F(xiàn)所需功能，完成設(shè)計(jì)要求。圖513 顯示模塊的結(jié)構(gòu)化示意圖本設(shè)計(jì)中，需要使用四個(gè)相同的BCD7例化元件，分別表示十進(jìn)制數(shù)的千位、百位、十位、個(gè)位的數(shù)值。 譯碼顯示BCD7模塊 結(jié)構(gòu)化元件由于計(jì)數(shù)程序輸出結(jié)果為0到10000范圍內(nèi)的整型數(shù)據(jù)，若在四個(gè)數(shù)碼管上顯示，則需要首先對(duì)其進(jìn)行BCD碼的轉(zhuǎn)換。 仿真過(guò)程圖511 計(jì)數(shù)模塊的編譯過(guò)程圖512 計(jì)數(shù)模塊的仿真過(guò)程 在當(dāng)時(shí)鐘脈沖clk1為高電平期間，對(duì)輸入的被測(cè)信號(hào)cp的上升沿進(jìn)行計(jì)數(shù)，當(dāng)時(shí)鐘脈沖為地電平時(shí)，計(jì)數(shù)結(jié)束，并輸出。圖510 計(jì)數(shù)模塊的結(jié)構(gòu)化示意圖圖中cp為經(jīng)過(guò)選檔后的方波信號(hào)。 計(jì)數(shù)countt模塊 結(jié)構(gòu)化元件該部分為本次課程簡(jiǎn)易頻率計(jì)系統(tǒng)設(shè)計(jì)的核心部分，此處程序?qū)崿F(xiàn)對(duì)于方波頻率的測(cè)量。 仿真過(guò)程圖58 時(shí)鐘模塊的編譯過(guò)程圖59 時(shí)鐘模塊的仿真過(guò)程其中輸入信號(hào)clki為系統(tǒng)的時(shí)鐘信號(hào)，輸出信號(hào)clko為分頻后得到的時(shí)鐘信號(hào)，由上圖中可以看出，clko的頻率為clki的1/16。該時(shí)鐘程序仍為一個(gè)分頻程序，系統(tǒng)時(shí)鐘頻率作為進(jìn)程中敏感信號(hào)列表的值，當(dāng)定義的計(jì)數(shù)變量計(jì)數(shù)到8時(shí)對(duì)輸出clko進(jìn)行邏輯非運(yùn)算，并將變量置零。則需要對(duì)輸入的時(shí)鐘頻率進(jìn)行分頻，本系統(tǒng)中選擇8Hz的輸入時(shí)鐘，則需要對(duì)其進(jìn)行16倍的分頻。當(dāng)復(fù)位信號(hào)有一正脈沖，即當(dāng)為高電平時(shí)，所有的輸出信號(hào)皆為低電平。圖54 位選模塊的結(jié)構(gòu)化示意圖圖中輸入信號(hào)ai，bi，ci，di為四路分頻后的方波信號(hào)，kkkk4分別對(duì)應(yīng)g1，g2，g3，g4四個(gè)信號(hào)輸出，該程序中復(fù)位端rst為高電平時(shí)，將kkkk4四個(gè)開關(guān)控制端對(duì)應(yīng)的輸出信號(hào)gggg4分別置零，在硬件電路中用四個(gè)LED燈的亮滅表示，測(cè)量時(shí)必須有且僅有一個(gè)燈點(diǎn)亮，否則為違規(guī)操作，測(cè)量數(shù)據(jù)錯(cuò)誤。 位選wx模塊 結(jié)構(gòu)化元件該部分程序包含復(fù)位端（rst），其中四個(gè)輸入信號(hào)ai，bi，ci，di分別接分頻程序的四路分頻后的方波信號(hào)，通過(guò)四個(gè)開關(guān)控制端k1，k2，k3，k4分別選擇輸出信號(hào)的選擇，例如若k1為高電平，則fb0等于ai的輸入信號(hào)。該部分用以實(shí)現(xiàn)對(duì)預(yù)測(cè)試的方波進(jìn)行10倍，100倍，1000倍的分頻，以及本來(lái)方波信號(hào)共計(jì)四路方波信號(hào)的輸出。則需要對(duì)輸入的時(shí)鐘頻率進(jìn)行分頻，本系統(tǒng)中選擇8Hz的輸入時(shí)鐘，則需要對(duì)其進(jìn)行16倍的分頻。 ——端口列表的說(shuō)明 end bhv。 u7:BCD7 port map(bcd=p2,led=out3)。 u4:count port map(cp=s0,clk1=s1,c=c0,q1=p0,q2=p1,q3=p2,q4=p3)u5:BCD7 port map(bcd=p0,led=out1)。 begin ——開始元件例化 u1:fp port map(fb1=fb,ao=h0,bo=h1,co=h2,do=h3)。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 end ponent。 c:out std_logic。 end ponent。ponent sz is ——對(duì)sz模塊元件的說(shuō)明port(clki:in std_logic。 fb0:out std_logic)。 k1,k2,k3,k4:in std_logic。 end ponent。ponent fp is ——對(duì)fp模塊元件的說(shuō)明port(fb1:in std_logic。signal s0,s1,s2:std_logic。 ——實(shí)體中的端口說(shuō)明end flj。 g1,g2,g3,g4,c0:out std_logic。entity flj isport(fb,clk,rst:in std_logic。use 。 ——定義譯碼顯示的轉(zhuǎn)換規(guī)則END ART。 ——定義輸入輸出變量 END。ENTITY BCD7 IS PORT(BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 顯示程序LIBRARY IEEE。 C=t。 Q3=t_100。 Q1=t_1。 end if。039。 t_1000=0000。 t_10=0000。 ——當(dāng)個(gè)、十、百、千位上均為數(shù)字9時(shí)，在將這四位都?xì)w0的同時(shí)，由進(jìn)位輸出端輸出高電平 end if。 t=39。 t_100=0000。 if(t_1000=1001 and t_100=1001 and t_10=1001 and t_1=1001)then t_1=0000。139。 t_100=0000。 if(t_100=1001 and t_10=1001 and t_1=1001)then t_1=0000。139。 t_10=0000。 end if。 ——當(dāng)個(gè)位計(jì)數(shù)滿9且繼續(xù)有被測(cè)信號(hào)的計(jì)數(shù)脈沖出現(xiàn)時(shí)，此時(shí)將此位歸0，且向十位進(jìn)一 else t_1=t_1+39。 t_10=t_10+39。139。139。 begin process(CP,clk1) ——以輸入信號(hào)為進(jìn)程的敏感變量 begin if(CP39。 signal t_1000:std_logic_vector(3 downto 0)。 signal t_10:std_logic_vector(3 downto 0)。 ——定義輸入輸出變量end countt。 C:out std_logic。use 。 計(jì)數(shù)程序library ieee。end process。 end if。 if(count=v)then clko=not clko。139。beginif(clki39。 ——定義輸入輸出變量end sz。port(clki:in std_logic。use 。end bhv。 ——當(dāng)選擇4檔位時(shí)，即對(duì)被測(cè)信號(hào)1000分頻，使輸出信號(hào)與di一致end if。139。039。03