【正文】 7 BYTE HEX TO 8 BYTE BCD : HEX(3XH30H)BCD(4XH40H) MUBTD: MOV R0,40H MOV R7,08H CLR A LOPP1: MOV R0,A INC R0 DJNZ R7,LOPP1MOV R7,38H LOOP4: MOV R1,30H MOV 。 HERE N=M=7 BCD(49,4A,4B,4C,4D,4E,4FH)HEX(49,4A,4B,4C,5D,5E,5FH) MOV 31H,07H MOV R1,ADB MOV R2,AD1 MOV R3,AD0 MOV A,ADA CLR C SUBB A,R3 INC A MOV R0,A DBNZ: MOV R1,00H DEC R1 DJNZ R2,DBNZ SJMP DBNB DBNJ: MOV R1,ADB MOV R2,AD1 CLR 00H CLR A DBNM: XCH A,R1 MOV B,64H MUL AB MOV C,00H ADDC A,R1 MOV R1,A MOV 00H,C MOV A,B DEC R1 DJNZ R2,DBNM DBNB: CLR A XCHD A,R0 XCH A,R0 SWAP A MOV B,0AH MUL AB ADD A,R0 INC R0 DBNA: MOV R2,AD1 DEC R2 MOV R1,ADB ADD A,R1 MOV R1,A DBNL: DEC R1 CLR A ADDC A,R1 MOV R1,A DJNZ R2,DBNL DJNZ R3,DBNJ RET DB 02H,12H。 a,b,c,d,e,f,g,hZASU91:db 0c0h,0f9h,0a4h,0b0h,99h,92h db 82h,0f8h,80h,90h,88h db 83h,0c6h,0a1h,86h,8eh db 8ch,0bfh,0ffh,0ch,89h,0c7hBCDHEX : NOP 。 顯示子程序 MOV R3,08H MOV R1,72HNOPOT0: MOV A,R1 。 LJMP TESTF 。 00000000000000000000000000000 L43Y: MOV A,40H 。00H MOV 5AH,00H MOV 5BH,00H MOV 5CH,27H MOV 5DH,26H MOV 5EH,25H MOV 5FH,24H LCALL MULNM 。31H MOV 4EH,2DH 。00H MOV 4CH,01H 。00H 。1EH MOV 4EH,1BH 。0BCH MOV 4CH,00H 。16H 。1EH MOV 4EH,20H 。0BCH MOV 4CH,88H 。16H 。 SEL2 LCALL DELAY3 MOV A,P0 LCALL DELAY2 MOV 27H,A 。 SEL0 27H,26H,25H,24H 待測頻率計數 SETB 。 SEL1 SETB 。 SEL2 LCALL DELAY3 MOV A,P0 LCALL DELAY2 MOV 25H,ACLR 。 SEL0 CLR 。 SEL1SETB 。 IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIII CLR 。 SEL2LCALL DELAY3 MOV A,P0 LCALL DELAY2 MOV 23H,A 。 SEL0 23H,22H,21H,20H 標準頻率計數 SETB 。 SEL1 CLR 。 SEL2LCALL DELAY3 MOV A,P0 LCALL DELAY2 MOV 21H,ACLR 。 SEL0 CLR 。 SEL0 LCALL DELAY3 MOV A,P0 LCALL DELAY2 MOV 20H,A 。 SEL2 ： 讀標準頻率數 CLR 。 測START口，若為1，表明仍在計數，繼續(xù)等待 CLR 。 已經開始計數，設置計數時間 CLR 。 CL : 預置門打開 WWTT: JNB ,WWTT 。 SPUL：選擇CL為預置門控信號 CLR SETB CLR 。 CL SETB 。 F = {(TCLK X 50MHz ) X 1000000} / BCLKIF 1=3 TESTF: LCALL DELAY2 SETB 。 LLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLLL。 鍵7控制 RETKFFN: CJNE A,07H,KZZN 。 鍵5控制RETKDDN: CJNE A,05H,KEEN 。 測相差 。 鍵3控制 RET。 測占空比KAAN7: LJMP KAAN 。 測頻率KNJ99: LJMP KN99KN88: CJNE A,01H,KNJ99 。 66666666666666666666666666666666666666666666666KN888: LJMP KN88 KCOM1: CJNE A,00H,KN888 。鍵盤信號搜索 KCACOM: LCALL KCOM1 。此設計中運用到FPGA和單片機控制，在此平臺上的運用，使得設計順利完成。在VHDL程序寫入FPGA的過程很順利，能從試驗箱上的顯示中算出測頻結果。但由于在編寫程序的過程中，對數據的設置處理精度不高，最后顯示得結果沒有小數位的顯示，而對于低頻的顯示結果誤差就相對較大。運用單片機AT89C51和FPGA的結合，制作完成了頻率計。 (2) 可測量電信號的周期、頻率、脈寬、占空比,測量精度高(誤差小于0. 001 %) . 可廣泛應用于電子實驗室、電子企業(yè)及科研場所。該數字頻率計具有高速、精確、可靠、抗干擾性強、而且可根據需要進一步提高其測量頻率的范圍而不需要更改硬件連接圖, 具有現場可編程等優(yōu)點。頻率測量系統(tǒng)綜合采用測頻法和測周期法,使兩者的測量帶寬得到了互補,而且采用了延時為納秒級的CPLD來實現，,由于采用了全數字化設計，系統(tǒng)穩(wěn)定可靠，抗干擾能力強，,系統(tǒng)設計簡單易行,而且十分易于升級. 采用VDHL 編程設計實現的數字頻率計, 除被測信號的整形部分、鍵輸入部分和數碼顯示部分以外, 其余全部在一片FPGA 芯片上實現, 整個設計過程變得十分透明、快捷和方便, 特別是對于各層次電路系統(tǒng)的工作時序的了解和把握顯得尤為準確, 而且具有靈活的現場可更改性。此外，利用CPLD進行數字系統(tǒng)設計可大大縮短設計周期，大幅度的減少設計費用，降低設計風險。數字邏輯系統(tǒng)的設計。應用這種技術可使設計過程大大簡化,也有利于減小產品體積功耗。EDA(電子設計自動化) 代表了當今電子設計技術的最新發(fā)展方向,它的基本特征是:設計人員按照“自頂向下”的設計方法,對整個系統(tǒng)進行方案設計和功能劃分,系統(tǒng)的關鍵電路用一片或幾片專用集成電路(ASIC) 實現,然后采用硬件描述語言(HDL) 完成系統(tǒng)行為級設計,最后通過綜合器和適配器生成最終目標器件。CPLD由于采用連續(xù)連接結構，易于預測延時，從而使電路仿真更加準確，可用于各種數字化是電子設計的必由之路也是必然的發(fā)展趨勢。CPLD的設計采用了高級語言（如VHDL語言），進一步打破了軟硬件之間的界限，加速了產品的開發(fā)過程?？梢姡肰erilog HDL語言有更高的優(yōu)越性。并且完成同一功能Verilog HDL的程序條數一般僅為VHDL的1/3。就FPGA和CPLD開發(fā)而言，比較流行的HDL主要有Verilog HDL、VHDL、ABELHDL和 AHDL 等，其中VHDL和Verilog HDL因適合標準化的發(fā)展方向而最終成為IEEE標準。可以說EDA產業(yè)已經成為電子信息類產品的支柱產業(yè)。 VHDL 在FPGA中的運用近30年來，由于微電子學和計算機科學的迅速發(fā)展，給EDA(電子設計自動化)行業(yè)帶來了巨大的變化。使用PLD來開發(fā)數字電路，可以大大縮短設計時間，減少PCB面積，提高系統(tǒng)可靠性。通過軟件仿真，我們可以事先驗證設計的正確性。 PLD能做什么呢？可以毫不夸張的講，PLD能完成任何數字器件的功能，上至高性能CPU,下至簡單的74電路，都可以用PLD來實現。 PLD是可編程邏輯器件（Programable Logic Device）的簡稱，FPGA是現場可編程門陣列（Field Programable Gate Array)的簡稱，兩者的功能基本相同，只是實現原理略有不同，所以我們有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或PLD/FPGA。此外，FPGA還具有靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構的特性，使得硬件的功能可以像軟件一樣通過編程來修改。大規(guī)?？删幊踢壿嬈骷﨔PGA是當今應用最廣泛的可編程專用集成電路（ASIC）。FPGA－現場可編程門陣列技術是二十年前出現，而在近幾年快速發(fā)展的可編程邏輯器件技術。因此，FPGA的使用非常靈活。當需要修改FPGA功能時，只需換一片EPROM即可。掉電后，FPGA恢復成白片，內部邏輯關系消失，因此，FPGA能夠反復使用。用戶可以根據不同的配置模式，采用不同的編程方式。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。3）FPGA內部有豐富的觸發(fā)器和I／O引腳。FPGA的基本特點主要有： 1）采用FPGA設計ASIC電路，用戶不需要投片生產，就能得到合用的芯片。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。而要從電路原理圖中推知其工作原理則需要較多的硬件知識和經驗。其三是閱讀方便。其二是可繼承性好。這一工作是相當困難和繁雜的，特別是當系統(tǒng)比較復雜時更是如此。從自上而下的設計過程中可以看到，在系統(tǒng)設計過程中要進行三級仿真，即行為層次仿真、RTL層次仿真和門級層次仿真。所以利用VHDL語言設計數字系統(tǒng)時，可以根據硬件電路的設計需要，自行利用PLD設計自用的ASIC芯片，而無須受通用元器件的限制。應用邏輯綜合工具產生的門級網絡表，將其轉換成PLD的編程碼點，即可利用PLD實現硬件電路的設計。此時，如果需要，可將邏輯綜合的結果以邏輯原理圖的方式輸出。第三層次是邏輯綜合。要想得到硬件的具體實現，必須將行為方式描述的VHDL語言程序改寫為RTL方式描述的VHDL語言程序。這一層次稱為寄存器傳輸描述（又稱數據流描述）。在行為描述階段，并不真正考慮其實際的操作和算