【正文】 7s=0111111。 when1100=led7s=0111001。 when1101=led7s=1011110。 when1110=led7s=1111001。 when1111=led7s=1110001。 when others=null。 end case。end process。end。（2）譯碼器的封裝圖 譯碼模塊 鎖存器LOCK設(shè)計(jì)要求：若已有16位BCD碼存在于此模塊的輸入口，在信號(hào)L上升沿后即被鎖存到鎖存器LOCK的內(nèi)部，并由LOCK的輸出端輸出，然后由實(shí)驗(yàn)板上的七端譯碼器譯成能在數(shù)碼管上顯示輸出的相應(yīng)的數(shù)值。如下圖為鎖存顯示電路方框圖及其原理圖： 鎖存顯示電路方框圖 測(cè)控信號(hào)發(fā)生器CORNA的設(shè)計(jì)：頻率測(cè)量的基本原理是計(jì)算每秒待測(cè)信號(hào)的 脈沖個(gè)數(shù)。這就要求CORNA的計(jì)數(shù)能使信號(hào)CORNA能產(chǎn)生一個(gè)一秒脈寬的周期信號(hào)。并對(duì)頻率計(jì)的每一個(gè)計(jì)數(shù)器CH的使能端進(jìn)行同步控制。當(dāng)CORNA為高電平時(shí)，允許計(jì)數(shù)；為底電平時(shí)停止計(jì)數(shù)，并保持所計(jì)脈沖數(shù)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào)的上升沿將計(jì)數(shù)器在前一秒的計(jì)數(shù)值鎖存進(jìn)16位鎖存器LOCK中，并由外部的七段譯碼器譯出，并穩(wěn)定顯示。測(cè)頻時(shí)序電路原理圖、方框圖和時(shí)序及功能仿真結(jié)果如下圖所示： 測(cè)頻模塊時(shí)序及功能仿真結(jié)果 本章小結(jié)與其它硬件設(shè)計(jì)方法相比，用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的：具有很強(qiáng)的行為描述能力，支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用，可讀性好，易于修改和發(fā)現(xiàn)錯(cuò)誤，可以使用仿真器對(duì)VHDL源代碼進(jìn)行仿真允許設(shè)計(jì)者不依賴(lài)于器件，容易發(fā)現(xiàn)設(shè)計(jì)中出現(xiàn)的問(wèn)題，以便及時(shí)處理。實(shí)現(xiàn)了設(shè)計(jì)與工藝無(wú)關(guān)，可移植性好，上市時(shí)間快，成本低，ASIC移植等優(yōu)點(diǎn)。 4 編程下載 下載以上的仿真正確無(wú)誤后，則可以將設(shè)計(jì)編程下載到選定的目標(biāo)器件中做進(jìn)一步的硬件測(cè)試，以便最終了解設(shè)計(jì)的正確性。一）、為了進(jìn)行進(jìn)一步的驗(yàn)證，需要進(jìn)行下載和硬件測(cè)試，因此必須根據(jù)EDA實(shí)驗(yàn)板的要求對(duì)設(shè)計(jì)項(xiàng)目的輸入和輸出管腳賦予確定的引腳號(hào)，以便能夠?qū)ζ溥M(jìn)行實(shí)測(cè)。 點(diǎn)擊Assign菜單，選擇其中的Pin/Location/原理圖波形如下：（二）、選擇目標(biāo)芯片，便于在編譯后得到有針對(duì)性的時(shí)序仿真文件。在Assign下選擇Device進(jìn)行設(shè)定，選擇MAX7000S系列，選擇EPM7128SLC84—15芯片。（三）將實(shí)驗(yàn)板接好，連接電源，設(shè)置下載方式界面如圖 （四）、本實(shí)驗(yàn)是向CPLD實(shí)驗(yàn)板上下載。以上步驟完成后，單擊Program，即能進(jìn)行下載。下載成功后，即可進(jìn)行下一步的硬件測(cè)試。 硬件測(cè)試在面包板上按照管腳鎖定插上八個(gè)七段數(shù)碼管，并于實(shí)驗(yàn)板上相應(yīng)的管腳相連接，實(shí)驗(yàn)板插電后，給輸入端加入被測(cè)信號(hào)和使能控制信號(hào)，就可以進(jìn)行硬件測(cè)試了。該數(shù)字秒表變化范圍為199999999Hz。其中F_IN 為被測(cè)頻率輸入端、CLR為清零端，它們使數(shù)字秒表具有暫停和清零功能，CLK為基準(zhǔn)頻率輸入端.例如，在CLK接入頻率為1Hz時(shí)鐘控制信號(hào)輸入f（Hz）1248163264128256輸出f（Hz）1248163264128256512102420484096819216384327684553691072182144364288512102420484096819216384327684553691072182144364288通過(guò)對(duì)上面一組已知頻率的信號(hào)進(jìn)行測(cè)試，結(jié)果表明該頻率計(jì)能準(zhǔn)確地測(cè)出輸入信號(hào)的頻率并正確表示，精確度為100%。當(dāng)進(jìn)行下次測(cè)量是上次的測(cè)量結(jié)果會(huì)自動(dòng)清零，與課程設(shè)計(jì)預(yù)先目的一致.附硬件連接后接線圖: 實(shí)圖1實(shí)圖2 本章小節(jié)在硬件的連接時(shí)出現(xiàn)了很多小問(wèn)題，如數(shù)碼管不工作，線頭沒(méi)有插牢固，稍微動(dòng)一下就出現(xiàn)不了結(jié)果，在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)候仿真和電力連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過(guò)程中，往往沒(méi)有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。再加上器件對(duì)信號(hào)的延時(shí)等問(wèn)題，實(shí)際下載到實(shí)驗(yàn)箱上后會(huì)出現(xiàn)一系列的問(wèn)題，因此仿真圖和電路連接圖還是有一定區(qū)別的。但通過(guò)組員的共同努力，最終測(cè)試出一組數(shù)據(jù)，結(jié)果表明該頻率計(jì)能準(zhǔn)確測(cè)量輸出，精度相當(dāng)高。通過(guò)下載驗(yàn)證，本次所設(shè)計(jì)的數(shù)字頻率計(jì)符合任務(wù)書(shū)所提出的要求，能夠準(zhǔn)確地顯示數(shù)字，同時(shí)有很好的可擴(kuò)展性，為以后更深如地學(xué)習(xí)和研究提供了很大地方便。結(jié)論EDA技術(shù)是電子設(shè)計(jì)的發(fā)展趨勢(shì)，利用EDA工具可以代替設(shè)計(jì)者完成電子系統(tǒng)設(shè)計(jì)中的大部分工作EDA工具從數(shù)字系統(tǒng)設(shè)計(jì)的單一領(lǐng)域，發(fā)展到今天，應(yīng)用范圍己涉及模擬、微波等多個(gè)領(lǐng)域，可以實(shí)現(xiàn)各個(gè)領(lǐng)域電子系統(tǒng)設(shè)計(jì)的測(cè)試、設(shè)計(jì)仿真和布局布線等，這些都是我在這次課設(shè)中深刻體會(huì)到的。經(jīng)過(guò)這次實(shí)習(xí)，讓我真正認(rèn)識(shí)了EDA這門(mén)學(xué)科，了解到這種方式下的設(shè)計(jì)方案，硬件電路簡(jiǎn)潔，集成度高，體現(xiàn)了當(dāng)今社會(huì)所需的先進(jìn)技術(shù)，日后必定在有著廣闊的發(fā)展空間。通過(guò)這次對(duì)EDA實(shí)驗(yàn)的進(jìn)一步操作，能更好的在MAX+plusII上進(jìn)行VHDL程序的編譯及各個(gè)模塊的仿真，雖然在實(shí)際操作過(guò)程中由于粗心造成了程序的缺失和錯(cuò)誤，還有硬件連接實(shí)驗(yàn)中各個(gè)管腳的接觸不良等現(xiàn)象，但都在老師和同學(xué)的幫助下一一解決了。很好地鞏固了我們學(xué)過(guò)的專(zhuān)業(yè)知識(shí)，使我對(duì)數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解和認(rèn)識(shí)，同時(shí)對(duì)數(shù)據(jù)庫(kù)軟件EDA技術(shù)、VHDL等系列知識(shí)都有了一定的了解。使用EDA技術(shù)開(kāi)發(fā)頁(yè)面的能力也有了很大提高，也使我們把理論與實(shí)踐從真正意義上相結(jié)合了起來(lái)；考驗(yàn)了我們借助互聯(lián)網(wǎng)絡(luò)搜集、查閱相關(guān)文獻(xiàn)資料，和組織材料的綜合能力；使我又了很大的提高。在這次數(shù)字電子技術(shù)課程設(shè)計(jì)中，雖然應(yīng)用的都是在書(shū)本上學(xué)過(guò)的知識(shí)，但是只有應(yīng)用到實(shí)際中才算真正的學(xué)懂了這些知識(shí)。本次數(shù)字頻率計(jì)的涉及到了VHDL語(yǔ)言、MAX+PLUSⅡ軟件，EDA技術(shù)等。涉及了微機(jī)原理和EDA所學(xué)的大部分內(nèi)容。通過(guò)這次課程設(shè)計(jì)實(shí)踐鞏固了學(xué)過(guò)的知識(shí)并能夠較好的利用。課程設(shè)計(jì)實(shí)踐不單是將所學(xué)的知識(shí)應(yīng)用于實(shí)際，在設(shè)計(jì)的過(guò)程中，只擁有理論知識(shí)是不夠的。邏輯思維、電路設(shè)計(jì)的步驟和方法、考慮問(wèn)題的思路和角度等也是很重要，需要我們著重注意鍛煉的能力。在這次設(shè)計(jì)中還發(fā)現(xiàn)理論與實(shí)際常常常存在很大差距，為了使電路正常工作，必須靈活運(yùn)用原理找出解決方法。在課題設(shè)計(jì)中，通過(guò)使用MAX+PLUSⅡ這個(gè)完全集成化、易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境，利用VHDL語(yǔ)言設(shè)計(jì)完成八位十進(jìn)制數(shù)字頻率計(jì)，能夠較好的測(cè)定所給頻率，并且具有自動(dòng)清零和自動(dòng)測(cè)試的功能，基本符合任務(wù)書(shū)給出的要求。致謝 經(jīng)過(guò)這三周的實(shí)習(xí)，使我學(xué)到了很多只有實(shí)際操作中的問(wèn)題，雖然過(guò)程比較累，有時(shí)也心煩意亂，但是經(jīng)過(guò)周?chē)瑢W(xué)與老師的幫助指導(dǎo)與幫助，最終順利 的完成了此次課程設(shè)計(jì)。在此，感謝我們的候?qū)毶蠋?，魏瑞老師及其他各位老師。本課設(shè)能夠順利完成，離不開(kāi)各位老師的悉心指導(dǎo)和嚴(yán)格要求。最后，我要向在百忙之中抽時(shí)間對(duì)本文進(jìn)行審閱的老師表示感謝，同時(shí)，也要感謝本設(shè)計(jì)小組的同學(xué)，不僅使我完成了實(shí)驗(yàn)，還從中學(xué)到了許多寶貴的知識(shí)，增長(zhǎng)了我計(jì)算機(jī)方面的技能。感謝他在我遇到困難時(shí)的熱情幫助，在課程設(shè)計(jì)中，我們積極的交流與探討也使我受益非淺，希望在以后的學(xué)習(xí)道路中我們能夠共同進(jìn)步。在此我謹(jǐn)向我的導(dǎo)師以及在課程設(shè)計(jì)過(guò)程中給予我很大幫助的老師、同學(xué)們致以最誠(chéng)摯的謝意。參考文獻(xiàn)【1】譚會(huì)生．張昌凡編著，： 西安電子科技大學(xué)出版社，2001【2】 趙世強(qiáng)著．電子電路EDA技術(shù)．西安：西安電子科技大學(xué)出版社，2000【3】張亦華．延明編著。數(shù)字電路EDA入門(mén)—VHDL程序是實(shí)例集．北京：北京郵電大學(xué)出版社，2003【4】崔建明著．電工電子EDA仿真技術(shù)．北京：高等教育出版社，2004【5】趙明富著．EDA技術(shù)與實(shí)踐．北京：清華大學(xué)出版社，2005【6】 [J]. EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū),2007.寧可累死在路上，也不能閑死在家里！寧可去碰壁，也不能面壁。是狼就要練好牙，是羊就要練好腿。什么是奮斗？奮斗就是每天很難，可一年一年卻越來(lái)越容易。不奮斗就是每天都很容易，可一年一年越來(lái)越難。能干的人，不在情緒上計(jì)較，只在做事上認(rèn)真；無(wú)能的人！不在做事上認(rèn)真，只在情緒上計(jì)較。拼一個(gè)春夏秋冬！贏一個(gè)無(wú)悔人生！早安！—————獻(xiàn)給所有努力的人. 學(xué)習(xí)好幫手