【導讀】頻率檢測是電子測量領域的最基本也是最重要的測量之一。頻率信號抗干擾能。本課題的等精度數字頻率計設計，采用當今電子設計領域流行的EDA技術，及高、低電平的占空比。區(qū)域內保持恒定的測試精度。可通過調整閘門時間預置測量精度。選取的這種綜合測量法作為數字頻率計的測。量算法，提出了基于CPLD的數字頻率計的設計方案。際測量效果，證明該設計方案切實可行，能達到較高的頻率測量精度。芯片EPM7128SLC84-15完成各種時序邏輯控制、計數功能。上，用VHDL語言編程完成了CPLD的軟件設計、編譯、調試、仿真和下載。處理、鍵盤掃描和控制數碼管的顯示輸出。系統(tǒng)將單片機AT89C51的控制靈活性。系統(tǒng)具有結構緊湊、體積小，可靠性高，測頻范圍寬、精度高等優(yōu)點。

　　

【正文】 過 AT89C51 的 SSO, SS1 地址編碼選擇。由 P1 口輸出控制。 (2) CS:由單片機的 P1. 0 口控制。 CS=0 時，等精度測頻 。CS=1 時，測脈寬。 (3) CLR:系統(tǒng)全清零功能。 (4) ED2:脈寬計數結束狀態(tài)信號， ED2=1 計數結束。 (5) AS:自校和測頻選擇。 AS=1 測頻， AS=0 自校。 (6) STROBE:為預置門閘，門寬可通過鍵盤由單片機控制， STROBE=1 時，預置門打開 :STROBE=0 時，預置門關閉。 (7) EDl:測頻計數結束狀態(tài)信號， ED1=0 時計數結束。 (8) SS0, SS1:計數位讀出選通控制。若令 SS= [SS 1, SS0]，則當 SS=0. 1, 2, 3時可從 PO 口和 P2 口由低 8 位至高 8 位分別讀出兩組 4 個 8 位計數值。 (9) FS 為標準頻率信號輸入，此頻率來源于 50MHz 的有源晶振。 (10) FX 為被測信號輸入，此信號是經過限幅整形電路后的信號。 (11) FC 為自校頻率，取自單片機的外接晶振 。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 19 圖 210 為輸入信號整形電路。被測信號經 限幅電路 (由兩片 1N4148 組成 )限幅后，由兩級直接禍合放大器放大，最后再由施密特觸發(fā)器整形，送入 CPLD 進行測頻。該電路 R, C 參數根據實際所測信號的帶寬確定，如頻率較高 (大于70MHz )則電路和 PCB 布線都需作較大改動。本測頻儀調試階段所用信號為信號發(fā)生器輸出的標準信號，故對該電路部分未做深入分析，如果要做實際應用，該電路部分還需進一步研究。 圖 311 輸入信號整形模塊 外圍電路設計 鍵盤接口電路 鍵盤接口電路如圖 211 所示。鍵盤控制命令由并入串出移位寄存器 74LS165讀入。當一鍵盤按下時，該線為低電平，在單片機主程序中置 P3. 2 為 ’0’，將鍵值置入，然后再將 與 P3. 5 口置 ’1’，將鍵盤值讀入單片機，從而實現對鍵盤動態(tài)掃描，實時將鍵盤命令交單片機處理。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 20 圖 312 鍵盤接口電路 顯示電路 圖 212 中， AT89C51 以串行通信方式 0，即同步移位寄存器方式通過 P3:0, P3:1 實現顯示碼傳送， 8 個共陽極數碼管由 8 片串入并出 74LS164 驅動，由于74LS164 芯片輸出低電平時具有 8MA 的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。因 為 74LS164 輸出沒有鎖存功能，因此，在傳送信號時輸出端數碼管會有瞬間閃爍，但由于系統(tǒng)采用 12MHz 晶振。傳送波特率高達 1M，且一次發(fā)送數據很少，故閃爍并不明顯。 P3:4 用于鍵盤和顯示電路的切換選通。另外，由于鍵盤和顯示電路共享單片機的串行口，在每次顯示前，程序必須將 P3:2置 ’0’，將 74LS165 的輸出置 ’1’，才能保證 P3:0 口正確傳送顯示數據。 圖 313 顯示電路 東華理工大學畢業(yè)設計（論文） 硬件電路設計 21 電源模塊 整個電路的供電電源如圖 213 所示， 220V交流電經變壓、整流、濾波后，由一片 78L05 三端穩(wěn)壓器向系統(tǒng)提供 +5V電壓信號。 圖 314 電源模塊 其它電路 單片機的時鐘電路由 12MHz 的晶振提供。 CPLD 的標準頻率信號由 50MHz的有源晶振提供。自校輸入信號取自單片機的 12MHz 晶振。被測信號經過放大整形電路調理后輸入。 東華理工大學畢業(yè)設計（論文） 軟件部分 22 第四 章 軟件部分 Quartus II 概述 Quartus II 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界最大可編程邏輯器件供應商之一。 Quartus II 在 21 世紀初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX 十 plus II 的更新換代產品，其界面友好，使用便捷。在 Quartus II 上可以完成 FPGA 開發(fā)的整個流程，它提供了一種與結構無關的設計環(huán)境，使設計者能方便地進行設計輸入、快速處理和器件編程。 Altera 的 Quartus II 提供了完整的多平臺設計環(huán)境，能滿足各種特定設計的需要，也是單芯片可編程系統(tǒng) (SOPC)設計的綜合性環(huán)境和 SOPC 開發(fā)的基本設計工具，并為 Altera DSP 開發(fā)包進行系統(tǒng)模型設計提供了集成綜合環(huán)境。 Quartus II 設計工具完全支持 VHDL, Verilog 的設計流程，其內部嵌有 VHDL, Verilog 邏輯綜合器。 Quartus II 也可以利用第三方的綜合工具，如 Leonardo Spectrum, Synplify Pro,FPGA Compiler II，并能直接調用這些工具。同樣， Quartus II 具備仿真功能，同時也支持第三方的仿真工具，如 ModelSim。此外， Quartus II 與MATLAB 和 DSP Builder 結合，可以進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP硬件系統(tǒng)實現的關鍵 EDA 工具。 Quartus II 包括模塊化的編譯器。編譯器包括的功能模塊有分析 /綜合器 (Analysisamp。Synthesis)、適配器 (Fitter)、裝配器 (Assembler)、時序分析器 (Timing Analyzer)、設計輔助模塊 (Design Assistant)、 EDA 網表文件生成器 (EDA Netlist Writer)和編輯數據接口 (Compiler Database Interface)等。可以通過選擇 Start Compilation 來運行所有的編譯器模塊，也可以通過選擇 Start 單獨運行各個模塊。還可以通過選擇 Compiler Tool (Tools 菜單 )，在 CompilerTool 窗口中運行該模塊來啟動編譯器模塊。在 Compiler Tool 窗口中，可以打開該 模塊的設置文件或報告文件，或打開其他相關窗口。 此外， Quartus II 還包含許多十分有用的 LPM (Library of ParameterizedModules)模塊，它們是復雜或高級系統(tǒng)構建的重要組成部分，在 SOPC 設計中被大量使用，也可在 Quartus 1l 普通設計文件一起使用。 Altera 提供的 LPM 函數均基于 Altera器件的結構做了優(yōu)化設計 。在許多實用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能。例如各類片上存儲器、 DSP 模塊、 LVDS 驅動器、 PLL 以及 SERDES 和 DDIO 電路模塊等。 圖 31 中所示的上排是 Quartus II 編譯設計主控界面，它顯示了 Quartus II自動設計的各主要處理環(huán)節(jié)和設計流程，包括設計輸入編輯、設計分析與綜合、適配、編程文件匯編 (裝配 )、時序參數提取以及編程下載幾個步驟。在圖 31 下東華理工大學畢業(yè)設計（論文） 軟件部分 23 排的流程框圖，是與上面的 Quartus II 設計流程相對照的標準的 EDA 開發(fā)流程。 Quartus II編譯器支持的硬件描述語言有 VHDL(支持 VHDL39。 87 及 VHDL39。 97標準 )、 Verilog HDL 及 AHDL (Altera HDL) } AHDL 是 Altera 公司自己設計、制定的硬件描述語言，是一種以結構描述方式為主的硬件描述語言，只有企業(yè)標準。 Quartus II 允許來自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口， Quartus II 支持層次化設計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設計方式完成的模塊 (元件 )進行調用，從而解決了原理圖與 HDL 混合輸入設計的 問題。在設計輸入之后， Quartus II 的編譯器將給出設計輸入的錯誤報告。Quartus II 擁有性能良好的設計錯誤定位器，用于確定文本或圖形設計中的錯誤。對于使用 HDL的設計，可以使用 Quartus II帶有的 RTL Viewer 觀察綜合后的 RTL圖。在進行編譯后，可對設計進行時序仿真。在作仿真前，需要利用波形編輯器編輯一個波形激勵文件，用于仿真驗證時的激勵。編譯和仿真經檢測無誤后，便可以將下載信息通過 QuartusII 提供的編程器下載入目標器件中了 。 圖 41 Quartus II 設計流程圖 Quartus II 使用 VHDL 實現系統(tǒng)功能的全過程 電子系統(tǒng)的設計方法 現代電子系統(tǒng)一般由模擬子系統(tǒng)、數字子系統(tǒng)和微處理器子系統(tǒng)二大部分組成。從概念上講，凡是利用數字技術處理和傳輸信息的電子系統(tǒng)都可以稱為數字系統(tǒng)。傳統(tǒng)的數字系統(tǒng)設計只能對電路板進行設計，通過設計電路板來實現系統(tǒng)功能。利用 EDA 工具，采用可編程器件，通過設計芯片來實現系統(tǒng)功能，這種方法稱為基于芯片的設計方法。新的設計方法能夠由設計者定義器件的內部邏輯，將原來由電路板設計完成的大部分工作放在芯片的設計中進行。這樣不僅可以 通過芯片設計實現多種數字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量和難度，從而有效的增強了設計的靈活性，東華理工大學畢業(yè)設計（論文） 軟件部分 24 提高了工作效率。同時，基于芯片的設計可以減少芯片的數量，縮小系統(tǒng)體積，降低能源消耗。圖 32 所示為電子系統(tǒng)的傳統(tǒng)設計方法和基于芯片的設計方法。 圖 42（ a）傳統(tǒng)設計方法 （ b）基于芯片設計方法 可編程邏輯器件和 EDA 技術給今天的硬件系統(tǒng)設計者提供了強有力的工具，使得電子系統(tǒng)的設計方法發(fā)生了質的變化?，F在，只要擁有一臺計算機、一套相應的 EDA 軟件和空白的 可編程邏輯器件芯片，在實驗室里就可以完成數字系統(tǒng)的設計和生產。 “自頂向下”與“自底向上”的設計方 法 過去，電子產品設計的基本思路一直是先選用標準通用集成電路芯片，再由這些芯片和其他元件自下而上的構成電路、子系統(tǒng)和系統(tǒng)。這樣設計出的電子系統(tǒng)所用元件的種類和數量均較多，體積與功耗大，可靠性差。隨著集成電路技術的不斷進步，現在人們可以把數以億計的晶體管，幾萬門、幾十萬門、甚至幾百萬門的電路集成在一塊芯片上。半導體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機電路集成和系統(tǒng)電路集成。電子系統(tǒng)的設計 方法也由過去的那種集成電路廠家提供通用芯片，整機系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“ bottomup” (自底向上 )方法改變?yōu)橐环N新的“ topdown” (自頂向下 )設計方法。在這種新的設計方法中，由整機系統(tǒng)用戶對整個系統(tǒng)進行方案設計和功能劃分，系統(tǒng)的關鍵電路用一片或幾片專用集成電路 ASIC 來實現，且這些專用集成電路是由系統(tǒng)和電路設計師親自參與設計的，直至完成電路到芯片版圖的設計，再交由 IC 工廠加工，或者是用可編程 ASIC(例如 CPLD 和 FPGA)現場編程實現。圖33 所示為電子系統(tǒng)的兩種不同設計方法的步 驟。 東華理工大學畢業(yè)設計（論文） 軟件部分 25 T o p d o w n B o t t o n u p行 為 設 計結 構 設 計邏 輯 設 計電 路 設 計版 圖 設 計系 統(tǒng) 分 解單 元 設 計功 能 塊 劃 分子 系 統(tǒng) 設 計系 統(tǒng) 總 成 圖 43“自頂向下”與“自底向上”設計方法對比 在“自頂向下”的設計中，首先需要進行行為設計，確定該電子系統(tǒng)或 VLSI芯片的功能、性能及允許的芯片面積和成本等。接著進行結構設計，根據該電子系統(tǒng)或芯片的特點，將其分解為接口清晰、相互關系明確、盡可能簡單的子系統(tǒng)，得到一個總體結構。這個結構可能包括算術運算單元、控制單元、數據通道、各種算法狀態(tài)機等。下一步是把結構轉換成邏輯圖，即進行邏輯設計。接著進行電路設計，邏輯圖將進一步轉化成電路圖 。在很多情況下，這時需進行硬件仿真，以最終確定邏輯設計的正確性。最后是進行版圖設計，即將電路圖轉化成版圖。 “自底向上”的設計，一般是