【導(dǎo)讀】介紹了一種利用EDA技術(shù)設(shè)計(jì)的數(shù)字頻率計(jì)。目前流行的EDA軟件平臺(tái)是美國(guó)A. ltera公司的Max+PlusⅡ可編程邏輯器件開發(fā)系統(tǒng)。本文采用自頂向下的設(shè)計(jì)方法,對(duì)數(shù)。計(jì)的電路集成在一塊大規(guī)?？删幊踢壿嬈骷酒稀Ｔ摲椒ǜ淖兞艘酝鶖?shù)字電路。小規(guī)模多器件組合的設(shè)計(jì),而且設(shè)計(jì)周期短,內(nèi)部電路模塊具有可移植等特點(diǎn)。做成的頻率計(jì)相比,其體積更小、性能更可靠。

　　

【正文】 FPGA 與單片機(jī) AT89C51 的接口比較簡(jiǎn)單。圖 3 中的輸入 /輸出端與單片機(jī)連接： A[7..0]與單片機(jī) P2 端口相連接； B[7..0]與單片機(jī) P0 口相連接；其它輸入 /輸出端與單片機(jī) P3 口相連接。 19 4 數(shù)字頻率計(jì)的硬件設(shè)計(jì) 系統(tǒng)的開發(fā)環(huán)境與設(shè)計(jì)步驟 本數(shù)字頻率計(jì)系統(tǒng)在 ALTERA公司的 MAX+PLUSⅡ開發(fā)環(huán)境下，應(yīng)用 VHDL語(yǔ)言設(shè)計(jì)而成的。 AL TERA 公司的 MAX+PLUSⅡ 開發(fā)環(huán)境綜合了器件的物理結(jié) 構(gòu) , 提供了各種的優(yōu)化措施 , 最大限度的提高速度與資源利用率之間的平衡 . MAX+ PLUSⅡ 提供了原理圖形、文本、波形等多種輸入手段 , 配備有編輯、編譯、仿真、綜合等多項(xiàng)功能 , 可方便的將電路描述程序做成 ASIC 芯片 , 具有運(yùn)行速度快、界面統(tǒng)一、功能集中等特點(diǎn) .用 MAX+PLUSⅡ進(jìn)行FPGA開發(fā)流程圖如下： 用 MAX+ PLUSⅡ而 VHDL 語(yǔ)言標(biāo)準(zhǔn)規(guī)范 , 易于共享與復(fù)用 , 非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。特別是自 IEEE 公布了其標(biāo)準(zhǔn)及其 更新版本之后 ,VHDL 語(yǔ)言逐漸成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言 , 其強(qiáng)大的行為描述能力避開了具體的硬件結(jié)構(gòu)，為從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)提供了重要保證。 與傳統(tǒng)的硬件描述語(yǔ)言相比 ,VHDL 語(yǔ)言不但設(shè)計(jì)功能強(qiáng)大 , 具有多層次的設(shè)計(jì)描述功能 , 可以進(jìn)行與工藝無(wú)關(guān)的編程 , 而且方法靈活 , 支持廣泛 , 可以很方便的進(jìn)行 ASIC 移植 .而作為高密度現(xiàn)場(chǎng)可編程邏輯芯片的 FPGA , 能夠?qū)⒋罅康倪壿嫻δ芗傻揭粋€(gè)單片集成電路中 , 具有門陣列的高邏輯密度與通用性幾用戶可編程性。在目前條件下 ,VHDL 語(yǔ)言程序綜合 成為具體的 FPGA 等目標(biāo)器件的網(wǎng)表文件已不成問(wèn)題 ,VHDL 與 FPGA 的結(jié)合為數(shù)字電路的設(shè)計(jì)帶來(lái)了極大的方便 . 本文的設(shè)計(jì)過(guò)程如下圖所示 . 數(shù)字頻率計(jì)的硬件設(shè)計(jì) 其中包含有分頻器模塊、計(jì)數(shù)電路模塊、數(shù)據(jù)選擇模塊、測(cè)頻控制信號(hào)發(fā)生模塊、鎖存譯碼模塊等。 1 模塊介紹 整個(gè)系統(tǒng)根據(jù)各自功能與控制的關(guān)系分為 5 大模塊 , 此 5 大模塊按照相互間的信號(hào)連接關(guān)系組合起來(lái) , 各模塊間的流程由 VHDL語(yǔ)言并發(fā)處理。需說(shuō)明的是 ,由于 FPGA只能實(shí)現(xiàn)數(shù)字電路 ,因 此輸入信號(hào)的整形電路需通過(guò)外加實(shí)現(xiàn)。在此假定 FP GA 接收的都是已經(jīng)整形、變換后的規(guī)則方波信號(hào) , 電壓幅值為 0～ 5 V。系統(tǒng)功能關(guān)系如下圖所示 設(shè)計(jì)要求 用 VHDL 語(yǔ)言進(jìn)行設(shè)計(jì)描述 VHDL 源代 碼功能仿真 VHDL 源代碼 綜合優(yōu)化處理 網(wǎng)絡(luò) 表配 時(shí)序 仿真 器件 編程 設(shè)計(jì) 輸入 編譯 仿真 燒錄 驗(yàn)證 20 控制模塊是整個(gè)系統(tǒng)的控制部分 , 其中包括測(cè)頻控制信號(hào)發(fā)生模塊及鎖存譯碼模塊等，所有的控制信號(hào)幾乎都由此模塊產(chǎn)生 , 控制著其它 4 個(gè)模塊的工作?？刂颇K根據(jù)外部對(duì)系統(tǒng)的復(fù)位和開始等信號(hào) , 實(shí)現(xiàn)系統(tǒng)內(nèi)部的復(fù)位、開始測(cè)頻等功能 , 并通過(guò)優(yōu)化模塊的標(biāo)志信號(hào)實(shí)現(xiàn)連續(xù)無(wú)間斷的頻率測(cè)量 . 控制模塊首先通過(guò)對(duì)基準(zhǔn)時(shí)鐘分頻得到 模塊所用時(shí)鐘 , 使所產(chǎn)生的測(cè)量開始指令脈沖的寬度符合基準(zhǔn)時(shí)間產(chǎn)生模塊的輸入要求 , 然后檢測(cè)各輸入信號(hào) , 確定各模塊的復(fù)位、測(cè)量、輸出等操作。當(dāng)控制模塊接收到優(yōu)化模塊的標(biāo)志信號(hào)時(shí) , 控制模塊先檢測(cè)在最新一次復(fù)位后是否已經(jīng)接受過(guò)系統(tǒng)開始測(cè)量脈沖信號(hào)。若是 , 則輸出頻率測(cè)量開始脈沖信號(hào) , 使基準(zhǔn)時(shí)間產(chǎn)生模塊開始頻率測(cè)量 , 同時(shí)送到優(yōu)化模塊 , 復(fù)位優(yōu)化模塊的內(nèi)部變量 , 使優(yōu)化模塊能夠再次輸出反饋標(biāo)志信號(hào)。這樣 , 系統(tǒng)只需在開始施加一次頻率測(cè)量開始脈沖信號(hào) , 即可實(shí)現(xiàn)連續(xù)不間斷的頻率測(cè)量 . 基準(zhǔn)時(shí)間產(chǎn)生模塊又包括分 頻器模塊、數(shù)據(jù)選擇模塊、用來(lái)產(chǎn)生系統(tǒng)所需的基準(zhǔn)時(shí)間 , 即閘門時(shí)間 .為適應(yīng)對(duì)測(cè)頻精度的不同要求 , 基準(zhǔn)時(shí)間的長(zhǎng)度可通過(guò)修改程序代碼加以改變 . 基準(zhǔn)時(shí)間越長(zhǎng) , 測(cè)頻精度越高 。 反之 , 測(cè)頻精度越低。模塊的基準(zhǔn)時(shí)鐘由外加的晶振提供 , 經(jīng)分頻后用于產(chǎn)生基準(zhǔn)時(shí)間方波信號(hào)。本模塊每次輸出基準(zhǔn)時(shí)間方波信號(hào)之前 , 都先對(duì)計(jì)數(shù)模塊進(jìn)行復(fù)位 , 清除計(jì)數(shù)結(jié)果 , 保證系統(tǒng)在連續(xù)不間斷測(cè)頻時(shí)的正確性?；鶞?zhǔn)時(shí)間產(chǎn)生模塊接受控制模塊產(chǎn)生的復(fù)位、開始指令 , 同時(shí)又向計(jì)數(shù)模塊輸出復(fù)位和計(jì)數(shù)指令。 計(jì)數(shù)模塊完成系統(tǒng)的頻率測(cè)量等主要工作 , 是 系統(tǒng)的核心。它通過(guò)對(duì)待測(cè)信號(hào)在基準(zhǔn)時(shí)間內(nèi)進(jìn)行計(jì)數(shù)測(cè)量待測(cè)信號(hào)的頻率。計(jì)數(shù)模塊從基準(zhǔn)時(shí)間產(chǎn)生模塊接受復(fù)位信號(hào)和基準(zhǔn)時(shí)間方波信號(hào) , 清除上一次計(jì)數(shù)結(jié)果并進(jìn)行新的計(jì)數(shù) , 同時(shí)向優(yōu)化模塊輸出結(jié)果信號(hào)和使能信號(hào)。使能信號(hào)在結(jié)果信號(hào)輸出后才變?yōu)楦唠娖?, 以允許優(yōu)化模塊對(duì)測(cè)頻結(jié)果進(jìn)行優(yōu)化 , 保證測(cè)頻結(jié)果的準(zhǔn)確性。為了在給定條件下盡可能提高測(cè)頻精度 , 計(jì)數(shù)模塊首先需要估計(jì)對(duì)閘門時(shí)間內(nèi)待測(cè)頻率的大小。當(dāng)待測(cè)頻率大于等于基準(zhǔn)時(shí)鐘頻率時(shí) , 采用直接測(cè)量法 。 當(dāng)待測(cè)頻率小于基準(zhǔn)時(shí)鐘頻率時(shí) , 采用多周期同步法。 這樣 , 系統(tǒng)在低頻和 高頻段都能實(shí)現(xiàn)較高的測(cè)頻精度 , 突破了基準(zhǔn)時(shí)鐘頻率對(duì)精度的限制 , 從而在整體上提高了系統(tǒng)的測(cè)頻性能。 優(yōu)化模塊主要對(duì)計(jì)數(shù)結(jié)果進(jìn)行優(yōu)化處理 , 以進(jìn)一步提高系統(tǒng)的測(cè)頻精度。其原理把若干個(gè)測(cè)頻結(jié)果加權(quán)平均 , 把加權(quán)平均的結(jié)果作為系統(tǒng)最后的測(cè)頻結(jié)果，以減小計(jì)數(shù)器的誤差對(duì)整個(gè)系統(tǒng)的影響。優(yōu)化模塊的復(fù)位信號(hào)由控制模塊提供 , 結(jié)果由計(jì)數(shù)模塊接提供 . 優(yōu)化模塊將計(jì)數(shù)結(jié)果存儲(chǔ)到內(nèi)部寄存器后 , 產(chǎn)生一標(biāo)志信號(hào) , 送到控制模塊 , 以便新的一輪的頻率測(cè)量 , 從而實(shí)現(xiàn)連續(xù)不間斷測(cè)頻。測(cè)頻結(jié)果經(jīng)優(yōu)化后送顯示模塊顯示。 顯示模塊 的主要工作是產(chǎn)生共陰級(jí)數(shù)碼管顯示所需的控制信號(hào)和數(shù)據(jù)信號(hào) , 將從優(yōu)化模塊得到的測(cè)頻結(jié)果最終用數(shù)碼管實(shí)時(shí)顯示出來(lái) . 模塊內(nèi)用于循環(huán)顯示的時(shí)鐘由基準(zhǔn)時(shí)鐘經(jīng)分頻處理后得到。顯示模塊將二進(jìn)制的結(jié)果信號(hào)轉(zhuǎn)換成 BCD 碼的形式輸入給數(shù)碼管 , 同時(shí)對(duì)數(shù)碼管以較高的頻率不斷重復(fù)進(jìn)行刷新。模塊輸出的某一數(shù)碼管選通信號(hào)為低電平計(jì)數(shù)模塊 優(yōu)化模塊 顯示模塊 基準(zhǔn)時(shí)間產(chǎn)生模塊 控制模塊 21 時(shí) , 表示該數(shù)碼管被選中有效 , 可以進(jìn)行顯示操作。所需顯示數(shù)據(jù)由模塊輸出的數(shù)據(jù)信號(hào)提供 , 根據(jù)數(shù)據(jù)信號(hào)各位是否為低電平?jīng)Q定是否點(diǎn)亮數(shù)碼管中對(duì)應(yīng)的顯示段，綜合后整個(gè)FPGA 模塊如下圖所示： 3 顯示部分及其他外圍電路部分 顯示部分：相對(duì)來(lái)說(shuō)比較簡(jiǎn)單，只要連接四個(gè) LED 數(shù)碼管即可，并且數(shù)碼管采用共陽(yáng)極接法。 晶振部分：只要外接標(biāo)準(zhǔn)的 4MHz 有源晶振就可以達(dá)到目的。 選擇按鍵部分：所用按鍵相當(dāng)于開關(guān)，當(dāng)按下時(shí)表示已選擇，其一端接地，另 一端接FPGA 輸入信號(hào)部分，故低電平有效。 超量程顯示部分：外接一個(gè)發(fā)光二極管即可。當(dāng)二極管發(fā)光時(shí)，表示此時(shí)的量程小，這時(shí)進(jìn)行手動(dòng)換檔，提高一個(gè)檔位；否則量程合適。這就為何時(shí)換檔提供了依據(jù)。 至此，硬件電路設(shè)計(jì)完成，在本次硬件設(shè)計(jì)中，完整的數(shù)顯頻率計(jì)的電路框圖如下圖所示 。 電壓放大 數(shù)碼顯示 量程選擇 超量程報(bào)警（發(fā)光二極管） 數(shù)顯頻率計(jì)設(shè)計(jì)框圖 FIN （晶振） 脈沖整形 FPGA模塊 22 整個(gè)系統(tǒng)有 4 個(gè)輸入信號(hào) , 分別為基準(zhǔn)時(shí)鐘信號(hào)、待測(cè)時(shí)鐘信號(hào)、系統(tǒng)復(fù)位 (信號(hào)高電平有 ) 和開始測(cè)量脈沖信號(hào) 。 輸出信號(hào)有 2 個(gè) , 即各個(gè)數(shù)碼管選通信號(hào)和系統(tǒng)輸出數(shù)據(jù)信號(hào) , 如 圖 5 示。 被測(cè)時(shí)鐘 結(jié)果信號(hào)基準(zhǔn)時(shí)鐘 使能信號(hào)基準(zhǔn)方波復(fù)位信號(hào)基準(zhǔn)時(shí)鐘復(fù)位脈沖開始測(cè)量指令數(shù)據(jù)信號(hào)標(biāo)志信號(hào)結(jié)果信號(hào)標(biāo)志復(fù)位管選數(shù)碼通信號(hào)01234567計(jì)數(shù)模塊 優(yōu)化模塊 顯示模塊基準(zhǔn)時(shí)間產(chǎn)生模塊控制模塊系統(tǒng)復(fù)位開始測(cè)量指令基準(zhǔn)時(shí)間 數(shù)字頻率計(jì)系統(tǒng)結(jié)構(gòu) 各信號(hào)的作用如下 : （ 1）基準(zhǔn)時(shí)鐘信號(hào)由外加晶振提供 , 同時(shí)作用于系統(tǒng)的 5 個(gè)模塊 , 整個(gè)系統(tǒng)都以它為基準(zhǔn) , 基準(zhǔn)頻率經(jīng)二分頻后得到各模塊內(nèi)部所用的時(shí)鐘信號(hào)。 (2) 待測(cè)時(shí)鐘信號(hào)作用于計(jì)數(shù)模塊 , 經(jīng)過(guò)外加整形電路的整形與放大 , 符合標(biāo)準(zhǔn)方波的輸入要求。 （ 3）系統(tǒng)復(fù)位信號(hào)作用于控制模塊 , 用于對(duì)整個(gè)系統(tǒng)的復(fù)位工作 , 為高電平有效 . 一般在每次測(cè)量前都要對(duì)系統(tǒng)進(jìn)行復(fù)位操作 , 系統(tǒng)復(fù)位 后處于等待測(cè)量狀態(tài) . (4) 系統(tǒng)開始測(cè)量信號(hào)指示系統(tǒng)開始連續(xù)不間斷的測(cè)量 , 作用于控制模塊 , 其脈沖寬度大于模塊的一個(gè)時(shí)鐘周期。當(dāng)系統(tǒng)收到此信號(hào)后 , 就開始對(duì)待測(cè)時(shí)鐘信號(hào)進(jìn)行頻率測(cè)量并輸出測(cè)量結(jié)果 . （ 5）輸出的數(shù)碼管選通信號(hào)和系統(tǒng)輸出數(shù)據(jù)信號(hào)用于控制數(shù)碼管的實(shí)時(shí)顯示 , 控制信號(hào)低電平時(shí)表示該控制信號(hào)對(duì)應(yīng)的數(shù)碼管可以進(jìn)行顯示操作 , 數(shù)據(jù)信號(hào)輸出數(shù)碼管顯示所需的數(shù)據(jù) . 小結(jié) 采用自上而下的設(shè)計(jì)方法 , 將數(shù)字頻率計(jì)系統(tǒng)劃分為 5 個(gè)子模塊 , 針對(duì)各個(gè)子模塊分別進(jìn)行設(shè)計(jì)與編程 , 充分利 用 VHDL語(yǔ)言的并行處理功能 , 同時(shí)考慮器件的時(shí)延對(duì)系統(tǒng)的影響。設(shè)計(jì)出的系統(tǒng)經(jīng)過(guò) MAX+PLUSⅡ的仿真驗(yàn)證，最終完成了預(yù)定的功能。 在測(cè)量范圍、測(cè)量精度、測(cè)量速度以及系統(tǒng)造價(jià)等方面都比以前有較大的改善 . 其測(cè)量精度達(dá) 106Hz, 并且在低頻和高頻都具有較好的測(cè)頻性能 , 能夠滿足一定場(chǎng)合的測(cè)頻要求。 基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低，在實(shí)用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測(cè)量精度，而且在整個(gè)頻率區(qū)域能保持恒定的測(cè)試精度。本設(shè)計(jì)頻率測(cè)量方法的主要測(cè)量控制框圖如圖 1所示 。圖 1中預(yù)置門控信號(hào) GATE是由單片機(jī)發(fā)出， GATE的時(shí)間寬度對(duì)測(cè)頻精度影響較少，可以在較大的范圍內(nèi)選擇，根據(jù)理論計(jì)算 GATE的時(shí)間寬度 Tc可以大于 42． 94 s，但是由于單片機(jī)的數(shù)據(jù)處理能力限制，實(shí)際的時(shí)間寬度較少，一般可在 10ms～ ，即在高頻段時(shí)，閘門時(shí)間較短；低頻時(shí)閘門時(shí)間較長(zhǎng)。這樣閘門時(shí)間寬度 Tc依據(jù)被測(cè)頻率的大小自動(dòng)調(diào)整測(cè)頻，從而實(shí)現(xiàn)量程的自動(dòng)轉(zhuǎn)換，擴(kuò)大 23 了測(cè)頻的量程范圍；實(shí)現(xiàn)了全范圍等精度測(cè)量，減少了低頻測(cè)量的誤差。 等精度頻率計(jì)的設(shè)計(jì)框圖 圖中 BZ＿ Counter 和 DC＿ Counter 是 2 個(gè)可控的 32 b 高速計(jì)數(shù)器， BZ＿ ENA 和 DC＿ ENA分別是他們的計(jì)數(shù)允許信號(hào)端，高電平有效?；鶞?zhǔn)頻率信號(hào)從 BZ＿ Counter 的時(shí)鐘輸入端BZ＿ CLK 輸入，設(shè)其頻率為 Fb；待測(cè)信號(hào)經(jīng)前端放大、限幅和整形后，從與 BZ＿ Counter相似的 32 b 計(jì)數(shù)器 DC＿ Counter 的時(shí)鐘輸入端 DC＿ CLK 輸入，測(cè)量頻率為 Fx。測(cè)量開始，首選單片機(jī)發(fā)出一個(gè)清零信號(hào) CLR，使 2 個(gè) 32 b 的計(jì)數(shù)器和 D 觸發(fā)器置 0，然后單片機(jī)再發(fā)出允許測(cè)頻命令 ，即使預(yù)置門控信號(hào) GATE 為高電平，這時(shí) D 觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過(guò)時(shí)， Q 端才被置 1，即使 BZ＿ ENA 和 DC＿ ENA 同時(shí)為 1，將啟動(dòng)計(jì)算器BZ＿ Counter 和 DC＿ Counter，系統(tǒng)進(jìn)入計(jì)算允許周期。這時(shí)，計(jì)數(shù)器 BZ＿ Counter 和 DC＿Counter 分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)頻率信號(hào)同時(shí)計(jì)數(shù)。當(dāng) Tc 秒過(guò)后，預(yù)置門控信號(hào)被單片機(jī)置為低電平，但此時(shí) 2 個(gè) 32 b 的計(jì)數(shù)器仍然沒(méi)有停止計(jì)數(shù)，一直等到隨后而至的被測(cè)信號(hào)的上升沿到來(lái)時(shí)，才通過(guò) D 觸發(fā)器將這 2 個(gè)計(jì)算器同時(shí)關(guān)閉。由圖所示的測(cè)頻時(shí)序圖可見(jiàn)，GATE 的 寬度和發(fā)生的時(shí)間都不會(huì)影響計(jì)數(shù)使能信號(hào)允許計(jì)數(shù)的周期總是恰好等于待測(cè)信號(hào) XCLK 的完整周期，這正是確保 XCLK 在任何頻率條件下都能保持恒定測(cè)量精度的關(guān)鍵。因?yàn)椋藭r(shí) GATE 的寬度 Tc 改變以及隨機(jī)的出現(xiàn)時(shí)間造成的誤差最多只有基準(zhǔn)時(shí)鐘BCLK 信號(hào)的一個(gè)時(shí)鐘周期，由于 BCLK 的信號(hào)是由高穩(wěn)定度的晶體振蕩器發(fā)出的，所以任何時(shí)刻的絕對(duì)測(cè)量誤差只 有 1/106 s，這也是系統(tǒng)產(chǎn)生主要的誤差。 設(shè)在某一次預(yù)置門控時(shí)間 Tc 中對(duì)被測(cè)信號(hào)計(jì)數(shù)值為 Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為 Nb，則根據(jù)閘門時(shí)間相等，可得出公式： Fx/Nx=Fb/Nb，由此可推出實(shí)測(cè)頻率為： Fx= （ Fb/Nb） Nx 。 24 5 VHDL 程序設(shè)計(jì)及仿真結(jié)果 VHDL程序設(shè)計(jì)及仿真結(jié)果 軟件設(shè)計(jì)一般應(yīng)該按以下的步驟進(jìn)行： ； ，包括程序結(jié)構(gòu)設(shè)計(jì)，應(yīng)用程序模塊劃分等； ； ，以得到完整的應(yīng)用程序。 下面就按此步驟進(jìn)行軟件設(shè)計(jì)。在具體著手之前，首先應(yīng)該明確應(yīng)用系統(tǒng)對(duì)軟件的要求，以前也分析過(guò)對(duì)軟件的要求，由于當(dāng)時(shí)硬件系統(tǒng)尚不定型，因此所提出的要求也比較籠統(tǒng)。現(xiàn)在結(jié)合上一章的硬件系統(tǒng)將這些 要求具體化，以便程序設(shè)計(jì)。 (1)控制器部分程序：由控制電路產(chǎn)生測(cè)頻所需的滿足一定時(shí)序關(guān)系的閘門信號(hào)、清零脈沖信號(hào)和鎖存信號(hào)。針對(duì)外部傳來(lái)的最高位計(jì)數(shù)器發(fā)出的溢出信號(hào)以及計(jì)