【正文】 機的P1[0..2]。（8） Keyp：按鍵標志信號，用來通知單片機有鍵按下。接單片機的外部中斷0輸入引腳。（9） indata[0..7]：單片機與FPGA之間的數(shù)據(jù)總線，接單片機P0口。（10） osel[0..2]：由于系統(tǒng)需要將計算結(jié)果進行輸出顯示，osel[0..2]的作用就是將計算結(jié)果按一定的順序輸出顯示，同時選中相應(yīng)的七段LED。（11） scclk：為單片機提供外部晶振，接單片機的XTAL1引腳。第五章 軟件電路設(shè)計軟件設(shè)計是相對于數(shù)字硬件電路FPGA的設(shè)計而言的，主要是針對于AT879C52單片機程序設(shè)計。單片機的程序主要有以下幾個子程序組成（具體程序見附錄）： 主程序圖 主程序流程圖系統(tǒng)上電以后，單片機內(nèi)部首先開始執(zhí)行的是復(fù)位自檢程序。自檢結(jié)束以后，如果系統(tǒng)正常則8片LED顯示“88888888”，否則顯示“”，等待用戶檢修。在自檢正常以后系統(tǒng)便開始了無限循環(huán)等待有鍵按下進行測量。 復(fù)位自檢程序由于器件不足，在本系統(tǒng)中未設(shè)硬件復(fù)位電路，而是由軟件進行復(fù)位。當復(fù)位鍵按下后便開始執(zhí)行此程序。首先是對系統(tǒng)進行初始化，此部分包括各對各個控制信號初值的設(shè)置、各個特殊寄存器的初值設(shè)置以及定時器、串行口的初始化等等。在進行初始化完畢以后便開始進行自檢。自檢結(jié)束以后，如果系統(tǒng)正常則8片LED顯示“88888888”，否則顯示“”等待用戶檢修。在自檢正常以后單片機便繼續(xù)執(zhí)行下面的程序。： 數(shù)據(jù)輸出程序在本設(shè)計中單片機工作在串行輸出方式0，由流程圖可知輸出程序首先對串行口工作方式及串行口中斷允許位進行設(shè)置，然后將欲輸出的數(shù)據(jù)送給串行口輸出寄存器。每輸出一個數(shù)據(jù)變判斷是否所有數(shù)據(jù)輸出完畢，未輸送完畢則繼續(xù)輸送，輸送完畢則判斷此次測量功能是否為測頻功能，并且連續(xù)測頻位是否為1有效，是則重新調(diào)用測頻功能，否則結(jié)束等待下一次按鍵按下。 數(shù)據(jù)輸出程序流程圖 頻率測量程序流程圖 頻率測量程序當測頻鍵按下有效后，單片機便調(diào)用測頻子程序，測頻子程序是其它各個測量模塊的基礎(chǔ) ，且與其它測量子程序流程大致相同，因此其它子程序就不在此贅述。測頻程序首先置測頻控制位，這部分包括定時器0的設(shè)置、計數(shù)器清零、開預(yù)置門等，然后等待計數(shù)器計數(shù)結(jié)束，關(guān)預(yù)置門，程序結(jié)束。 數(shù)據(jù)讀入程序讀數(shù)程序是將FPGA內(nèi)部計數(shù)器的計數(shù)值讀入到單片機的內(nèi)部以便進行計算處理。當計數(shù)器計數(shù)結(jié)束后便向單片機發(fā)出讀數(shù)請求，單片機開始調(diào)用讀數(shù)子程序。讀數(shù)子程序的主要流程與顯示控制程序相似，在此顯示控制子程序也不再贅述。在讀數(shù)子程序候首先將P2口的無關(guān)位屏蔽以免因影響P2口其它控制位而使系統(tǒng)測量出現(xiàn)錯誤。，，輸出選擇信號后單片機變通過數(shù)據(jù)總線P0口將計數(shù)器的計數(shù)值讀入。 占空比測量控制程序占空比測量程序是本設(shè)計中的一個重要功能，當占空比功能鍵按下后單片機便轉(zhuǎn)向此程序。此程序首先將脈寬高低控制位置1，然后調(diào)用脈寬測量程序，測出被測信號的高電平寬度并讀取計數(shù)器計數(shù)值；然后將買寬控制位置0，測量出被測信號低電平脈寬并讀取計數(shù)器計數(shù)值，占空比測量程序結(jié)束。 占空比測量程序流程圖 鍵值讀取程序鍵值讀取程序即中斷0處理子程序，在本設(shè)計中外部有按鍵按下且有效時是通過外部中斷0請求來通知單片機以讀取鍵值。在讀取鍵值程序開始首先將系統(tǒng)計數(shù)器清零，以免計數(shù)器計數(shù)值出現(xiàn)錯誤。然后讀取并判斷鍵值，根據(jù)鍵值的不同調(diào)用不同的功能模塊，實現(xiàn)不同的功能。： 鍵值讀取程序流程圖 數(shù)制轉(zhuǎn)換程序在整個單片機軟件程序中，數(shù)制轉(zhuǎn)換是比較復(fù)雜的一部分。其復(fù)雜并不是因為難懂，而是由于需要將各個位數(shù)分離轉(zhuǎn)換并存入相應(yīng)的單元，涉及到比較多的變量。在此僅就其大概流程進行講解。由于人們習慣于十進制數(shù)據(jù)的識別及運算處理，但是在單片機內(nèi)部是以二進制數(shù)據(jù)的形式進行運算處理，因此數(shù)制轉(zhuǎn)換程序的主要作用就是將單片機計算的二進制結(jié)果數(shù)據(jù)轉(zhuǎn)換為人們習慣的十進制數(shù)據(jù)。在單片機讀取計數(shù)器計數(shù)值結(jié)束以后，單片機便轉(zhuǎn)向了此程序。在數(shù)制轉(zhuǎn)換程序中，首先定義所需變量。然后將需要進行數(shù)制轉(zhuǎn)換數(shù)的小數(shù)部分與整數(shù)部分進行分離，分別存入Zheng和Fudian單元。隨后判斷整數(shù)部分的位數(shù)Outwei，這樣做的目的是保證將轉(zhuǎn)換后的各個位存入到相應(yīng)的單元里，以便為數(shù)據(jù)輸出做好準備。然后計算10的Outwei1次方Qz，將Zheng部分對Qz進行除法運算，運算結(jié)果的商即一位十進制數(shù)據(jù)，存入到相應(yīng)的單元內(nèi)，余存入到Zheng單元內(nèi)。然后判斷整數(shù)部分是否轉(zhuǎn)換完畢，否則跳回除法運算部分繼續(xù)進行分離轉(zhuǎn)換；整數(shù)部分若分離轉(zhuǎn)換結(jié)束則對最后一位十進制數(shù)據(jù)后添加小數(shù)點，然后轉(zhuǎn)向小數(shù)部分Fudian的分離轉(zhuǎn)換。小數(shù)部分的轉(zhuǎn)換與整數(shù)部分的轉(zhuǎn)換相似，不同的是小數(shù)部分不需要求10的Outwei1次方。在小數(shù)部分轉(zhuǎn)換的開始首先判斷是否需要進行小數(shù)部分的轉(zhuǎn)換，因為七段LED有限，最多只能顯示8位十進制數(shù)據(jù) ，如果整數(shù)部分已經(jīng)達到8位十進制則不需要對小數(shù)部分進行轉(zhuǎn)換。小數(shù)轉(zhuǎn)換部分首先將Fudian部分乘10，然后對1進行除法運算，商存入相應(yīng)的單元內(nèi)，余返回Fudian單元。然后判斷已分離的十進制數(shù)據(jù)是否達到8位，是則結(jié)束轉(zhuǎn)換程序，否則繼續(xù)對小數(shù)部分進行分離轉(zhuǎn)換直至分離8位十進制數(shù)據(jù)。此轉(zhuǎn)換程序的轉(zhuǎn)換結(jié)果實現(xiàn)了小數(shù)點的動態(tài)顯示，即小數(shù)點的顯示位置隨計算結(jié)果的整數(shù)部分的位數(shù)增減而改變，提高了顯示精度。第六章 系統(tǒng)性能分析任何儀器設(shè)備都會有測量范圍限制和測量精度問題的考慮，二者是相互影響，且與很多因素相關(guān)。下面就這兩方面進行簡單的分析。 頻率測量范圍分析在本設(shè)計中影響測量范圍的因素主要有標準頻率信號的頻率、顯示電路和門控時間。下面具體就測量范圍進行分析（被測信號與標準信號均不進行分頻或倍頻處理）。 低端頻率在本設(shè)計中所采用的標準頻率信號頻率為40MHz，七段LED顯示位數(shù)為8位十進制數(shù)據(jù)。此時決定低端頻率信號的是計數(shù)器的最大計數(shù)值，由于測量時間為被測信號周期的整數(shù)倍，而又由于在本設(shè)計中的計數(shù)器為32位二進制計數(shù)器，其最大計數(shù)值為4294967296，由測頻公式 (61)可知當Nx為1，而Ns為最大值即4294967296時被測信號的頻率為低端頻率，其中Fx為被測信號的測量頻率，F(xiàn)s為標準信號的頻率，Nx為被測信號計數(shù)器的計數(shù)值，Ns為標準信號計數(shù)器的計數(shù)值。 高端頻率 由測頻公式61可知，影響測量信號高端頻率值的主要因素是測量精度問題的考慮，假設(shè)系統(tǒng)設(shè)定門控時間為1s，此時影響測量精度的因素只有標準頻率信號自身的頻率及被測信號的頻率大小。當被測信號頻率小于標準信號頻率時測量精度不變，當被測信號頻率大于標準信號頻率時測量精度隨著被測信號頻率值的增加而下降。因此理論上被測信號的高端頻率與標準信號頻率相同，即為40MHz。 測量精度分析由第一部分所述測量原理可知，本系統(tǒng)的測頻公式為 （61）其誤差分析如下：設(shè)所測頻率值為Fx，其真值為Fxe，標準頻率Fs。在一次測量中，由于Fx計數(shù)的起停時間都是由該信號的上升沿觸發(fā)的，在Tpr時間內(nèi)Fx的計數(shù)Nx無誤差；此時標準頻率的計數(shù)Ns最多相差一個脈沖，即︱△et︱≤1 。由公式： (62)得出： (63)根據(jù)誤差公式有： (64)可以得： (65) ∵︱△et︱≤1 ∴ (66)即 (67) Ns=Tpr*Fs (68)由此可知：（1）、當門空時間Tpr不變時，相對測量誤差不變。（2）、增大Tpr或提高Fs可以減少測量誤差，提高測量精度。（3）、本測頻系統(tǒng)的測量精度與預(yù)置門寬度和標準頻率有關(guān)，與被測信號的頻率無關(guān)。結(jié) 論長達十四周的畢業(yè)設(shè)計終于結(jié)束了，由于前期的松懈導(dǎo)致自己后期比較緊張，幸好有各位指導(dǎo)老師和同學的幫助，按時完成了此次設(shè)計任務(wù)。整個設(shè)計過程可分為前期的資料查詢、相關(guān)知識學習，中期設(shè)計相關(guān)預(yù)案、軟硬件設(shè)計和后期的調(diào)試及編寫設(shè)計論文三個階段。前期的工作為中后期設(shè)計方案的選定及軟硬件設(shè)計奠定了堅實的基礎(chǔ)，為設(shè)計的順利進行鋪好了道路。中期的軟硬件設(shè)計是整個設(shè)計過程中最關(guān)鍵的階段，設(shè)計的成敗及設(shè)計完成的好全系于此。后期的硬件調(diào)試是對前面所作工作的驗證，設(shè)計論文的編寫是對整個設(shè)計的總結(jié)。我此次的設(shè)計課題為基于FPGA的等精度數(shù)字頻率計設(shè)計。等精度數(shù)字頻率計最大的特點就是在整個測量頻段內(nèi)的測量精度相同，本設(shè)計將AT89C52單片機的控制靈活性和FPGA芯片的現(xiàn)場可編程性相結(jié)合，不但大大縮短了開發(fā)研制周期，而且使本系統(tǒng)具有結(jié)構(gòu)緊湊、體積小、可靠性高、測頻范圍寬、精度高等優(yōu)點。在設(shè)計結(jié)束后通過硬件調(diào)試，完全達到了指導(dǎo)老師的要求，證明了此次設(shè)計的指導(dǎo)思想及相關(guān)理論的正確性。但是其中還有許多遺憾和不足，比如在軟件設(shè)計方面缺乏技巧，在硬件設(shè)計方面為考慮抗干擾性，測量精度比較低，總之很多方面還需要完善和提高。我會在以后的日子里繼續(xù)努力學習，彌補自己的不足，為國家做出自己的貢獻，為母校爭光。參考文獻[1]. ，內(nèi)蒙古：內(nèi)蒙古大學，2004年[2] 潘松，北京：科學出版社，2002年10月[3] 李勛，林廣艷，（大學讀本），北京：北京航空航天大學出版社，2002年[4] ，北京：人民郵電出版社，2005年1月[5] 尹勇，北京：科學出版社，2005年附錄A 系統(tǒng)原理圖（a） 附錄A 系統(tǒng)原理圖（b）附錄B AT89C52單片機內(nèi)部方框圖附錄C 硬件電路的硬件描述語言VHDL描述附錄C（1） D觸發(fā)器的硬件描述語言VHDL描述：library ieee。 use 。entity sync_rdff is port(d,clk:in std_logic。 rest:in std_logic。 q,qb:out std_logic)。end sync_rdff。architecture rtl of sync_rdff isbegin process(clk) begin if rest=39。039。 then q=39。039。 qb=39。139。 elsif(rising_edge(clk))then q=d。 qb=not d。 end if。 end process。end rtl。附錄C（2） 32位計數(shù)器的硬件描述語言VHDL描述： library ieee。use 。use 。use 。entity counter26 is port(clk,ena,clr:in std_logic。 q:buffer std_logic_vector(31 downto 0))。end counter26。architecture rtl of counter26 isbegin process(clk,clr) begin if(clr=39。039。)then q=(others=39。039。)。 elsif(clk=39。139。 and clk39。event)then if(ena=39。139。)then q=q+1。 end if。 end if。 end process。end rtl。附錄C（3） MUX648多路選擇器的硬件描述語言VHDL描述： library ieee。use 。entity mux64_8 isport(sel:in std_logic_vector(2 downto 0)。 din1:in std_logic_vector(31 downto 0)。 din2:in std_logic_vector(31 downto 0)。 signal din:std_logic_vector(63 downto 0)。 q:out std_logic_vector(7 downto 0))。end mux64_8。architecture mux_arch of mux64_8 is signal din:std_