【導(dǎo)讀】能的要求，而且隨著系統(tǒng)復(fù)雜程度的不斷增加，所需通用集成電路的數(shù)量呈爆炸性增長，使得電路板的體積迅速膨脹，系統(tǒng)可靠性難以保證。此外，現(xiàn)代電子產(chǎn)品的生命周期都。來說則意味著重新設(shè)計(jì)和重新布線。而可編程邏輯器件克服了上述缺點(diǎn)，它把通用集成。減少了干擾，提高了系統(tǒng)的可靠性，又由于VHDL語言和Verilog語言易于掌握與使用，設(shè)計(jì)相當(dāng)靈活，極大地縮短了產(chǎn)品的開發(fā)周期[1]。本設(shè)計(jì)在FPGA技術(shù)越來越成熟，應(yīng)。能達(dá)到的精度，主要取決于標(biāo)準(zhǔn)頻率源的精度以及所使用的測量設(shè)備和測量方法。多周期同步法、頻率倍增法、頻差倍增法以及相位比較法等等。為了進(jìn)一步提高精度，通常采用模擬內(nèi)插法或游標(biāo)法與多周期同步法結(jié)合使用，，這無論是對倍頻技術(shù)，還是對目前的計(jì)。量誤差可能會很大，即在大范圍的頻率測量中不能滿足設(shè)計(jì)要求。顯示，實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)要求。沖計(jì)數(shù)誤差，T法或TM法也存在1?

　　

【正文】 11 在 源 程序中，使用了狀態(tài)機(jī)來分別描述 4 個數(shù)碼管 的幾種狀態(tài) ，狀態(tài)機(jī)的狀態(tài) 圖 如圖 16 所示。 圖 16 數(shù)碼管狀態(tài)圖 由 上圖可以看出，數(shù)碼管 選擇信號為“ 1110”時(shí)， LED1 被選 通 ；數(shù)碼管選擇信號為“ 1101”時(shí)， LED2 被選通； 數(shù)碼管選擇信號為“ 1011”時(shí)， LED3 被選通；數(shù)碼管選擇信號為“ 0111”時(shí)， LED4 被選通。 上電或復(fù)位信號有效時(shí)，默認(rèn)數(shù)碼管選擇為 LED1。顯示模塊采用動態(tài)掃描顯示 。 將顯示模塊的 程序在 Quartus Ⅱ中編譯成功后生成 頂層 示意圖如圖 17 所示 。 LED1 LED1 1110 LED2 1101 LED3 1011 LED4 0111 上電 /復(fù)位 1滅 2亮 2滅 3亮 3滅 4亮 4滅 1亮 基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 20 圖 17 顯示模塊的 示意 圖 頂層 VHDL 程序設(shè)計(jì)及整體仿真結(jié)果 在 Quartus Ⅱ 中 把以上各模塊進(jìn)行 連接 后得到頂層文件，如圖 18 所示。 res etc lkt ga t ec lk 1kc loc kins tre s ett s igt gat eq[ 15. . 0]s c ale[ 2. . 0]c ount erins t 1res etc lk 1kq[ 15 . . 0]s c ale [ 2. . 0]s ho w [ 7. . 0]s el[ 3. . 0]dis pla yins t 2q_ in[ 15 . . 0]s c ale _in [ 2. . 0]t ga t eq_ loc k [ 15 . . 0]s c ale _lo c k [ 2. . 0]loc kins t 3V C Cre s et I N P U TV C Cc lk I N P U TV C Ct s ig IN P U Ts ho w [ 7. . 0]O U T P U Ts el[ 3. . 0]O U T P U T 圖 18 數(shù)字頻率計(jì)的組成 將圖 18 所示的頂層文件編譯通過后進(jìn)行仿真，仿真波形圖如圖 19 所示 。 圖 19 數(shù)字頻率計(jì)仿真波形 由圖 19 可知，預(yù)置晶振時(shí)鐘為 1MHz，待測周期信號頻率為 1kHz，數(shù)字頻率計(jì)在測量的時(shí)候， 4 個數(shù)碼管顯示的都是 0。當(dāng)測量完成時(shí)，顯示數(shù)據(jù)。圖 19 可以看到測量的基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 21 結(jié)果，掃描輸出順序從右至左，讀數(shù)是 0、 0、 0、 1，小數(shù)點(diǎn)在左邊第一位，即 。 本課題采用 傳統(tǒng)的 計(jì)數(shù)測頻法，以 FPGA 芯片為 主控制模塊，并采用硬件描述語言— VHDL 語言編程，在 Quartus Ⅱ 上編譯仿真，得到 系統(tǒng) 總體 設(shè)計(jì) 的時(shí)序仿真圖，由仿真圖可以看出被測信號的頻率值， 實(shí)現(xiàn)了本課題的數(shù)字頻率計(jì)的設(shè)計(jì)要求。 本章小結(jié) 本章主要介紹了數(shù)字頻率計(jì)的系統(tǒng)設(shè)計(jì)，并分別詳細(xì)闡述了系統(tǒng)各個模塊的硬件設(shè)計(jì)電路或原理，以及系統(tǒng)各個模塊的軟件設(shè)計(jì)思路及方法，并在 Quartus Ⅱ上編譯仿真，得出各個模塊的頂層實(shí)體圖和時(shí)序仿真圖，最后得出了數(shù)字頻率計(jì)系統(tǒng)的頂層實(shí)體和系統(tǒng)總體的時(shí)序仿真圖。 基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 22 結(jié)束語 本論文基于 FPGA 研究的頻率計(jì)，通過在 Quartus Ⅱ 上進(jìn)行設(shè)計(jì)仿真，得到時(shí)序仿真波形，通過時(shí)序波形我 們可以看出，本設(shè)計(jì)實(shí)現(xiàn)了測頻的功能，該系統(tǒng)通過計(jì)數(shù) 器 計(jì)數(shù) ，并在七段 數(shù)碼管 上顯示頻率值。在設(shè)計(jì)中，閘門信號的頻率大小在很大程度上決定了設(shè)計(jì)精度的高低，本設(shè)計(jì)采用 的方波，有助于提高設(shè)計(jì)精度。而閘門信號占空比的調(diào)整，除了本設(shè)計(jì)所用的整數(shù)計(jì)數(shù)法外，還可以使用狀態(tài)機(jī)來實(shí)現(xiàn)。此外，顯示模塊也可以外接譯碼器進(jìn)行譯碼后由數(shù)碼管顯示。 本設(shè)計(jì)采用的計(jì)數(shù)法測頻原理的頻率計(jì)在較寬的頻率范圍內(nèi)有較高的精度，但是測頻精度在整個測量頻率范圍內(nèi)不是恒定的，隨著被測信號頻率的下降而降低，在測量高頻信號時(shí)，誤差較小，而在測量低頻 信號時(shí)，誤差越來越大。這個缺點(diǎn)大大限制了其在精密儀器中的應(yīng)用，有較大的局限性。而在本設(shè)計(jì)的基礎(chǔ)上提出的等精度測頻原理能夠在整個頻域內(nèi)保持恒定的精度，由于誤差恒定，所以方便了頻率補(bǔ)償，有助于提高精度。若要設(shè)計(jì)高精度的數(shù)字頻率計(jì)，可以使用等精度的測頻原理。 電子系統(tǒng)對系統(tǒng)時(shí)鐘準(zhǔn)確度的要求越來越高，因此數(shù)字頻率計(jì)還是有著廣泛的應(yīng)用空間的。由于測量頻率的儀器功能一般都比較多，因此，我們完全可以在本設(shè)計(jì)的基礎(chǔ)之上，添加測量周期、測量相位差以及與 PC 機(jī)通訊的功能，使之向多功能方面發(fā)展。 基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì) 23 參考 文獻(xiàn) [1] 楊守良．基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn) [J]．現(xiàn)代電子技術(shù)， 2020 [2] 張兆莉，蔡永泉，王鈺．基于 FPGA 的數(shù)字頻率計(jì)的設(shè)計(jì)及實(shí)現(xiàn) [J]．自動化儀表， 2020 [3] 朱燦焰．頻率精確測量方法研究 [J]．現(xiàn)代雷達(dá)， 2020 [4] 黃智偉． FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐 [M]．北京：電子工業(yè)出版社， 2020 [5] 褚振勇 .FPGA 設(shè)計(jì)與應(yīng)用 [J].西安 :西安電子科技大學(xué)出版報(bào)社 ,2020 [6] 求是科技． CPLD／ FPGA 應(yīng)用開發(fā)技術(shù)與工程實(shí)踐 [M]．北京：人民郵電出版社， 2020 [7] 謝海鴻．基于 FPGA 芯片的數(shù)字頻率計(jì)設(shè)計(jì) [J]．現(xiàn)代電子技術(shù)， 2020 [8] 黃任 .VHDL 入門 .解惑 .經(jīng)典實(shí)例 [M].經(jīng)驗(yàn)總結(jié) .北京 :北京航天航空大學(xué)出版社 ,2020 [9] 潘松 ,王國棟 .VHDL 實(shí)用教程 [M].成都 :電子科技大學(xué)出版社 ,2020 [10] 武衛(wèi)華，陳德宏．基于 EDA 技術(shù)的數(shù)字頻率計(jì)芯片化的實(shí)現(xiàn) [J]．電測與儀表， 2020 [11] 馮濤，秦永左 .數(shù)字測頻方法的研究 [J]．長春光學(xué)精密機(jī)械學(xué)院學(xué)報(bào)， 2020 [12] 郭改枝 .基于復(fù)雜可編程邏輯器件的數(shù)字頻率計(jì)的設(shè)計(jì) 與實(shí)現(xiàn) [J]．內(nèi)蒙古師范大學(xué)學(xué)報(bào)， 2020 [13] 張學(xué)莊，廖翊希．電子儀器與測量 [M]．長沙：湖南科學(xué)技術(shù)出版社， 2020 [14] 楊恒，李愛國，王輝等． FPGA／ CPLD 最新實(shí)用 技術(shù)指南 [M]．北京：清華大學(xué)出版社， 2020 [15] 閻石．?dāng)?shù)字電子技術(shù)基礎(chǔ) [M]．北京：高等教育出版社， 1998 [16] 吳超英．基于 CPLD／ FPGA 技術(shù)的數(shù)字系統(tǒng)的設(shè)計(jì) [J]．安徽工業(yè)大學(xué)學(xué)報(bào)， 2020 [17] 邵蓉．基于 EDA 技術(shù)的數(shù)字系統(tǒng)的數(shù)字綜合方法的探討 [J]．?dāng)_順石油學(xué)院學(xué)報(bào)， 2020 [18] 李如春，秦苗．基于 FPGA／ CPLD 的小型片上系統(tǒng)的設(shè)計(jì) [J]．浙江工業(yè)大學(xué)學(xué)報(bào)， 2020 [19] 林曉煥，林剛．基于 VHDL 語言的數(shù)字頻率計(jì)設(shè)計(jì) [J]．西安工 程學(xué)院學(xué)報(bào)， 2020 [20] 張霞．?dāng)?shù)字頻率計(jì)的 VHDL 程序設(shè)計(jì) [J]．現(xiàn)代電子技術(shù)， 2020 [21] 茍殿棟，徐志軍．?dāng)?shù)字電路設(shè)計(jì)實(shí)用手冊 [M]．北京：電子工業(yè)出版社， 2020 [22] 汪金愛，劉達(dá)． EDA 技術(shù)與 FPGA 設(shè)計(jì)應(yīng)用 [J]．今日電子， 2020 [23] Pan foreground of CPLD／ FPGA in electron design[J]. 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