【導讀】它被廣泛應用于航天、電子、測控等領(lǐng)域。數(shù)碼顯示管顯示出來。路、段選電路等。該設計的特點是無論底層還是頂層文件均用VHDL語言編寫，避免了用電路。計相比，體積更小，性能更可靠。該設計方案通過了Max+plusⅡ軟件仿真。

　　

【正文】 1。play2=r4_1。play3=r5_1。 decimal=000。 end if。 end process。 end behavior。 鎖存模塊程序 library ieee。 use 。 use 。 entity frelatch is port(reset:in std_logic。 復位信號 cp3:in std_logic。閘門信號 overflow:in std_logic。各項輸入 low:in std_logic。 play0,play1,play2,play3:in integer range 0 to 9。 decimal:in std_logic_vector(2 downto 0)。 overlatch:out std_logic。 鎖存后的各項輸出 lowlatch:out std_logic。 p0latch,p1latch,p2latch,p3latch:out integer range 0 to 9。 delatch:out std_logic_vector(2 downto 0) )。 end frelatch。 湖州師范學院求真學院學士學位論文 附錄 26 architecture behavior of frelatch is begin process(cp3,reset) begin if reset=39。139。 then reset 為 ‘1’時置零 overlatch=39。039。lowlatch=39。039。p0latch=0。p1latch=0。p2latch=0。p3latch=0。delatch=decimal。 elsif cp339。event and cp3=39。039。 then 當閘門處于下降沿時，將此時計數(shù)器模塊的各項輸出值鎖存。 overlatch=overflow。 lowlatch=low。 p0latch=play0。p1latch=play1。p2latch=play2。p3latch=play3。 delatch=decimal。 end if。 end process。 end behavior。 顯示模塊程序 library ieee。 use 。 use 。 entity display is port(cp1:in std_logic。 low:in std_logic。 overflow:in std_logic。 p0,p1,p2,p3:in integer range 0 to 9。 湖州師范學院求真學院學士學位論文 附錄 27 show:out std_logic_vector(6 downto 0)。 sel:out std_logic_vector(3 downto 0) )。 end display。 architecture behavior of display is signal count:integer range 0 to 3。 signal sel_1:std_logic_vector(3 downto 0)。 begin process(cp1) begin if(cp139。event and cp1=39。139。)then if(count=3)then count=0。 else count=count+1。 end if。 end if。 end process。 process(count) begin case count is when 0=sel_1=1110。 when 1=sel_1=1101。 when 2=sel_1=1011。 when 3=sel_1=0111。 end case。 湖州師范學院求真學院學士學位論文 附錄 28 end process。 process(low,overflow) begin if(low=39。139。)then elsif(sel_1(0)=39。039。)then case p0 is when 0=show=1111110。 when 1=show=0110000。 when 2=show=1101101。 when 3=show=1111001。 when 4=show=0110011。 when 5=show=1011011。 when 6=show=0011111。 when 7=show=1110000。 when 8=show=1111111。 when 9=show=1110011。 end case。 elsif(sel_1(1)=39。039。)then case p1 is when 0=show=1111110。 when 1=show=0110000。 when 2=show=1101101。 when 3=show=1111001。 when 4=show=0110011。 when 5=show=1011011。 湖州師范學院求真學院學士學位論文 附錄 29 when 6=show=0011111。 when 7=show=1110000。 when 8=show=1111111。 when 9=show=1110011。 end case。 elsif(sel_1(2)=39。039。)then case p2 is when 0=show=1111110。 when 1=show=0110000。 when 2=show=1101101。 when 3=show=1111001。 when 4=show=0110011。 when 5=show=1011011。 when 6=show=0011111。 when 7=show=1110000。 when 8=show=1111111。 when 9=show=1110011。 end case。 elsif(sel_1(3)=39。039。)then case p3 is when 0=show=1111110。 when 1=show=0110000。 when 2=show=1101101。 when 3=show=1111001。 when 4=show=0110011。 湖州師范學院求真學院學士學位論文 附錄 30 when 5=show=1011011。 when 6=show=0011111。 when 7=show=1110000。 when 8=show=1111111。 when 9=show=1110011。 end case。 end if。 end process。 sel=sel_1。 end behavior。 文本頂層文件： [10] library ieee。 use 。 use 。 entity total is port(cp_20m:in std_logic。 enable:in std_logic。 input:in std_logic。 reset:in std_logic。 sel:out std_logic_vector(3 downto 0)。 show:out std_logic_vector(6 downto 0)。 decimal:out std_logic_vector(2 downto 0))。 end total。 architecture content of total is signal cp_1,cp_2,cp_3:std_logic。 湖州師范學院求真學院學士學位論文 附錄 31 signal reset_1:std_logic。 signal overflow_1,low_1:std_logic。 signal play0_1,play1_1,play2_1,play3_1:integer range 0 to 9。 signal overlatch_1,lowlatch_1:std_logic。 signal p0latch_1,p1latch_1,p2latch_1,p3latch_1:integer range 0 to 9。 signal decimal_1:std_logic_vector(2 downto 0)。 ponent dividefre4 is port(cp_20m:in std_logic。 cp1:out std_logic。 cp2:out std_logic。 cp3:out std_logic)。 end ponent。 ponent debounce is port(key,cp:in std_logic。 imp:out std_logic)。 end ponent。 ponent fretest is port(enable:in std_logic。 cp3:in std_logic。 input:in std_logic。 reset:in std_logic。 湖州師范學院求真學院學士學位論文 附錄 32 overflow:out std_logic。 low:out std_logic。 play0,play1,play2,play3:out integer range 0 to 9。 decimal:out std_logic_vector(2 downto 0) )。 end ponent。 ponent display is port(cp1:in std_logic。 low:in std_logic。 overflow:in std_logic。 p0,p1,p2,p3:in integer range 0 to 9。 show:out std_logic_vector(6 downto 0)。 sel:out std_logic_vector(3 downto 0) )。 end ponent。 ponent frelatch is port(reset:in std_logic。 cp3:in std_logic。 overflow:in std_logic。 low:in std_logic。 play0,play1,play2,play3:in integer range 0 to 9。 decimal:in std_logic_vector(2 downto 0)。 overlatch:out std_logic。 湖州師范學院求真學院學士學位論文 附錄 33 lowlatch:out std_logic。 p0latch,p1latch,p2latch,p3latch:out integer range 0 to 9。 delatch:out std_logic_vector(2 downto 0) )。 end ponent。 begin u1:dividefre4 port map(cp_20m,cp_1,cp_2,cp_3)。 u2:debounce port map(reset,