【導(dǎo)讀】{ "log_id": 41563175139334643, "error_code": 282002, "error_msg": "input encoding error" }

　　

【正文】 編譯成功后，對(duì)其電路進(jìn)行仿真，波形圖如下：圖 30其波形圖正確無誤后生成元件圖如下：電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 33 33圖 31第三章 頻率計(jì)測量頻率的頂層設(shè)計(jì)和仿真頻率計(jì)主體電路頂層原理圖設(shè)計(jì)在成功完成底層單元電路模塊設(shè)計(jì)仿真后，可根據(jù)第 3 章的測頻原理圖，把上面的各個(gè)模塊按照下圖連接起來。圖 32對(duì)上面的測頻總電路圖進(jìn)行仿真，其波形圖如下圖。電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 34 34圖 33如圖所示，其仿真波形正確無誤。第四章 頻率計(jì)測量周期的層次化設(shè)計(jì)方案其模塊與實(shí)現(xiàn)測量頻率時(shí)的功能一樣，該模塊調(diào)用測頻率時(shí)的計(jì)數(shù)模塊。其模塊與實(shí)現(xiàn)測量頻率時(shí)的功能一樣，該模塊調(diào)用測頻率時(shí)的譯碼模塊。分頻模塊是將基準(zhǔn)信號(hào)進(jìn)行衰減來進(jìn)行對(duì)被測頻率的單位切換。1）12 進(jìn)制計(jì)數(shù)器的設(shè)計(jì)其程序如下：電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 35 35library ieee。use 。use 。entity jishu12 isport(clk,rst,en:in std_logic。cq:out std_logic_vector(3 downto 0)。cout:out std_logic)。end jishu12。architecture behav of jishu12 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。beginif rst=39。139。 then cqi:=(others=39。039。)。elsif clk39。event and clk=39。139。 thenif en=39。139。 thenif cqi11 then cqi:=cqi+1。else cqi:=(others=39。039。)。end if。end if。end if。if cqi=11 then cout=39。139。電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 36 36else cout=39。039。end if。cq=cqi。end process。end behav。編譯成功后生成元件圖如下：圖 34本設(shè)計(jì)中測周期時(shí)選取的基準(zhǔn)信號(hào)頻率為 12Mz，為了得到不同周期的信號(hào)與被測信號(hào)進(jìn)行比較來測量被測信號(hào)的周期，用八選一數(shù)據(jù)選擇器 741538 譯碼器 74138 和已編程好生成的元件如下圖進(jìn)行連接。電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 37 37圖 35編譯成功后進(jìn)行仿真，其波形仿真如下：電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 38 38圖 36其波形正確無誤，將其電路生成能調(diào)用的元件圖如下：圖 37該模塊主要根據(jù)輸入被測信號(hào)，產(chǎn)生計(jì)數(shù)允許計(jì)數(shù)信號(hào) EN，該信號(hào)的高電平的持續(xù)時(shí)間即計(jì)數(shù)允許時(shí)間，與輸入的被測信號(hào)周期相同；產(chǎn)生清零信號(hào) RST，在計(jì)數(shù)使能前對(duì)計(jì)數(shù)器先清零；產(chǎn)生存儲(chǔ)信號(hào) LOAD，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。不失一般性，控制信號(hào)發(fā)生器用 74161 構(gòu)成 4 分頻計(jì)數(shù)器，用一個(gè)與非門，一個(gè)或非門和一個(gè)異或門實(shí)現(xiàn) 3 種譯碼狀態(tài)，為了產(chǎn)生清零信號(hào) RST，使能信 EN 和存儲(chǔ)信號(hào)LOAD。其原理圖如下圖所示。電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 39 39圖 38對(duì)其原理電路進(jìn)行仿真，其波形如下：圖 39其波形正確無誤，生成可調(diào)用元件圖如下：圖 40電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 40 40該模塊是對(duì)被測頻率的周期單位進(jìn)行切換，使頻率計(jì)測量周期的范圍加大。加法器設(shè)計(jì)其程序如下：library ieee。use 。use 。entity zhou_jiafa isport(clk,rst:in std_logic。a,b,c:out std_logic)。end zhou_jiafa。architecture behav of zhou_jiafa issignal x:std_logic_vector(8 downto 0)。beginprocess(clk,rst)beginif rst=39。139。 then x=(others=39。039。)。elsif clk39。event and clk=39。139。 thenif x9 then x=x+39。139。else x=(others=39。039。)。end if。end if。電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 41 41end process。a=x(0)。b=x(1)。c=x(2)。end behav。其仿真無誤后，生成可調(diào)用元件圖如下：圖 41將生成的加法器和觸發(fā)器按如下電路連接。圖 42將設(shè)計(jì)的電路進(jìn)行仿真，其波形圖如下：電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 42 42圖 43其波形圖正確無誤，生成可調(diào)用元件圖如下：圖 44第五章 頻率計(jì)測量周期頂層電路原理圖設(shè)計(jì)在成功完成底層單元電路模塊設(shè)計(jì)仿真后，可根據(jù)第 3 章的測頻原理圖，把上面的各個(gè)模塊按照下圖連接起來。電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 43 43圖 45將其電路進(jìn)行仿真，其波形如下：電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 44 44圖 46如圖所示，其波形正確無誤。第六章 下載測試 編譯 程序設(shè)計(jì)好后進(jìn)行編譯保存。 管腳配置 編譯好后對(duì)其輸入輸出信號(hào)進(jìn)行管腳配置。 編程下載和測試 編程下載 在 EDA 實(shí)驗(yàn)箱上按照管腳配置進(jìn)行連線，然后下載到 EDA 實(shí)驗(yàn)箱上。 測試 頻率測試電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 45 45 把下載到 EDA 實(shí)驗(yàn)箱上的頻率計(jì)對(duì) EDA 實(shí)驗(yàn)箱上的基準(zhǔn)頻率進(jìn)行測試，對(duì)照 測得的頻率和實(shí)際頻率，看設(shè)計(jì)的程序是否正確。 周期測試 把下載到 EDA 實(shí)驗(yàn)箱上的頻率計(jì)對(duì) EDA 實(shí)驗(yàn)箱上的基準(zhǔn)頻率進(jìn)行周期測試，計(jì)算出其理論周期，對(duì)照測得的周期時(shí)發(fā)現(xiàn)與計(jì)算出的周期一致。第七章 結(jié) 束 語本設(shè)計(jì)采用 VHDL 語言進(jìn)行編程設(shè)計(jì)數(shù)字頻率計(jì)，并下載到 CPLD 中組成實(shí)際電路，這樣可以簡化硬件的開發(fā)和制造過程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。同時(shí)在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過修改 VHDL 源程序，增加一些新功能，滿足不同的需要，實(shí)現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。第八章 答 謝 辭 在課程設(shè)計(jì)完成之際，首先要向我的指導(dǎo)老師蔣繼平致以的敬意。本課程設(shè)計(jì)的制作過程是在 xx 老師的指導(dǎo)下進(jìn)行的。由于本人水平有限，在做課程設(shè)計(jì)的過程中，老師給予我很多的指導(dǎo)并提出了許多的寶貴意見，對(duì)我的一些看法以及錯(cuò)誤的觀點(diǎn)予以及時(shí)糾正。使我在完成設(shè)計(jì)的同時(shí)，對(duì)學(xué)習(xí)的專業(yè)基礎(chǔ)知識(shí)做了一次系統(tǒng)的復(fù)習(xí)總結(jié)，并且對(duì)相關(guān)的學(xué)科有了一定的了解和認(rèn)識(shí)，獲益非淺。我從老師那里學(xué)到的不僅僅是知識(shí)，更重要的是對(duì)事業(yè)忘我的追求、高度的使命感、責(zé)任感及和藹熱情的品質(zhì)，這些將使我受益一生，并將激勵(lì)我不斷向前奮進(jìn)。參考文獻(xiàn)：［1］ 潘松VHDL 實(shí)用教程 成都電子科技大學(xué)出版社，2020 ［2］ 盧毅，賴杰VHDL 與數(shù)字電路設(shè)計(jì) 北京科學(xué)出版社，2020 ［3］ 徐志軍 大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用 成都電子科技大學(xué)出版社， ［4］ 趙曙光 可編程邏輯器件原理、開發(fā)與應(yīng)用 西安電子科技大學(xué)出版社， ［5］武衛(wèi)華、 陳德宏, 基于 EDA 技術(shù)的數(shù)字頻率計(jì)芯片化的實(shí)現(xiàn) 電子科技大學(xué)出版社, ［6］熊秋娥、熊英華 基于 VHDL 的數(shù)字頻率計(jì)設(shè)計(jì) 南通大學(xué)現(xiàn)代教育技術(shù)中心, 電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 46 46畢業(yè)設(shè)計(jì)（論文）成績?cè)u(píng)定表一、指導(dǎo)教師評(píng)分表（總分為 70 分）序 號(hào) 考 核 項(xiàng) 目 滿 分 評(píng) 分1 工作態(tài)度與紀(jì)律 102 調(diào)研論證 103 外文翻譯 54 設(shè)計(jì)（論文）報(bào)告文字質(zhì)量 105 技術(shù)水平與實(shí)際能力 156 基礎(chǔ)理論、專業(yè)知識(shí)與成果價(jià)值 157 思想與方法創(chuàng)新 5合計(jì) 70指導(dǎo)教師綜合評(píng)語： 指導(dǎo)教師簽名： 年 月 日 二、答辯小組評(píng)分表（總分為 30 分）序 號(hào) 考 核 項(xiàng) 目 滿 分 評(píng) 分1 技術(shù)水平與實(shí)際能力 52 基礎(chǔ)理論、專業(yè)知識(shí)與成果價(jià)值 53 設(shè)計(jì)思想與實(shí)驗(yàn)方法創(chuàng)新 54 設(shè)計(jì)（論文）報(bào)告內(nèi)容的講述 55 回答問題的正確性 10合計(jì) 30答辯小組評(píng)價(jià)意見（建議等第）： 答辯小組組長教師簽名： 年 月 日三、系答辯委員會(huì)審定表1． 審定意見2．審定成績（等第）_____ ___ 系主任簽字： 年 月