【導讀】{ "log_id": 41563175139334643, "error_code": 282002, "error_msg": "input encoding error" }

　　

【正文】 編譯成功后，對其電路進行仿真，波形圖如下：圖 30其波形圖正確無誤后生成元件圖如下：電子與電氣工程學院 畢業(yè)設計論文 33 33圖 31第三章 頻率計測量頻率的頂層設計和仿真頻率計主體電路頂層原理圖設計在成功完成底層單元電路模塊設計仿真后，可根據(jù)第 3 章的測頻原理圖，把上面的各個模塊按照下圖連接起來。圖 32對上面的測頻總電路圖進行仿真，其波形圖如下圖。電子與電氣工程學院 畢業(yè)設計論文 34 34圖 33如圖所示，其仿真波形正確無誤。第四章 頻率計測量周期的層次化設計方案其模塊與實現(xiàn)測量頻率時的功能一樣，該模塊調用測頻率時的計數(shù)模塊。其模塊與實現(xiàn)測量頻率時的功能一樣，該模塊調用測頻率時的譯碼模塊。分頻模塊是將基準信號進行衰減來進行對被測頻率的單位切換。1）12 進制計數(shù)器的設計其程序如下：電子與電氣工程學院 畢業(yè)設計論文 35 35library ieee。use 。use 。entity jishu12 isport(clk,rst,en:in std_logic。cq:out std_logic_vector(3 downto 0)。cout:out std_logic)。end jishu12。architecture behav of jishu12 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。beginif rst=39。139。 then cqi:=(others=39。039。)。elsif clk39。event and clk=39。139。 thenif en=39。139。 thenif cqi11 then cqi:=cqi+1。else cqi:=(others=39。039。)。end if。end if。end if。if cqi=11 then cout=39。139。電子與電氣工程學院 畢業(yè)設計論文 36 36else cout=39。039。end if。cq=cqi。end process。end behav。編譯成功后生成元件圖如下：圖 34本設計中測周期時選取的基準信號頻率為 12Mz，為了得到不同周期的信號與被測信號進行比較來測量被測信號的周期，用八選一數(shù)據(jù)選擇器 741538 譯碼器 74138 和已編程好生成的元件如下圖進行連接。電子與電氣工程學院 畢業(yè)設計論文 37 37圖 35編譯成功后進行仿真，其波形仿真如下：電子與電氣工程學院 畢業(yè)設計論文 38 38圖 36其波形正確無誤，將其電路生成能調用的元件圖如下：圖 37該模塊主要根據(jù)輸入被測信號，產(chǎn)生計數(shù)允許計數(shù)信號 EN，該信號的高電平的持續(xù)時間即計數(shù)允許時間，與輸入的被測信號周期相同；產(chǎn)生清零信號 RST，在計數(shù)使能前對計數(shù)器先清零；產(chǎn)生存儲信號 LOAD，在計數(shù)結束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。不失一般性，控制信號發(fā)生器用 74161 構成 4 分頻計數(shù)器，用一個與非門，一個或非門和一個異或門實現(xiàn) 3 種譯碼狀態(tài)，為了產(chǎn)生清零信號 RST，使能信 EN 和存儲信號LOAD。其原理圖如下圖所示。電子與電氣工程學院 畢業(yè)設計論文 39 39圖 38對其原理電路進行仿真，其波形如下：圖 39其波形正確無誤，生成可調用元件圖如下：圖 40電子與電氣工程學院 畢業(yè)設計論文 40 40該模塊是對被測頻率的周期單位進行切換，使頻率計測量周期的范圍加大。加法器設計其程序如下：library ieee。use 。use 。entity zhou_jiafa isport(clk,rst:in std_logic。a,b,c:out std_logic)。end zhou_jiafa。architecture behav of zhou_jiafa issignal x:std_logic_vector(8 downto 0)。beginprocess(clk,rst)beginif rst=39。139。 then x=(others=39。039。)。elsif clk39。event and clk=39。139。 thenif x9 then x=x+39。139。else x=(others=39。039。)。end if。end if。電子與電氣工程學院 畢業(yè)設計論文 41 41end process。a=x(0)。b=x(1)。c=x(2)。end behav。其仿真無誤后，生成可調用元件圖如下：圖 41將生成的加法器和觸發(fā)器按如下電路連接。圖 42將設計的電路進行仿真，其波形圖如下：電子與電氣工程學院 畢業(yè)設計論文 42 42圖 43其波形圖正確無誤，生成可調用元件圖如下：圖 44第五章 頻率計測量周期頂層電路原理圖設計在成功完成底層單元電路模塊設計仿真后，可根據(jù)第 3 章的測頻原理圖，把上面的各個模塊按照下圖連接起來。電子與電氣工程學院 畢業(yè)設計論文 43 43圖 45將其電路進行仿真，其波形如下：電子與電氣工程學院 畢業(yè)設計論文 44 44圖 46如圖所示，其波形正確無誤。第六章 下載測試 編譯 程序設計好后進行編譯保存。 管腳配置 編譯好后對其輸入輸出信號進行管腳配置。 編程下載和測試 編程下載 在 EDA 實驗箱上按照管腳配置進行連線，然后下載到 EDA 實驗箱上。 測試 頻率測試電子與電氣工程學院 畢業(yè)設計論文 45 45 把下載到 EDA 實驗箱上的頻率計對 EDA 實驗箱上的基準頻率進行測試，對照 測得的頻率和實際頻率，看設計的程序是否正確。 周期測試 把下載到 EDA 實驗箱上的頻率計對 EDA 實驗箱上的基準頻率進行周期測試，計算出其理論周期，對照測得的周期時發(fā)現(xiàn)與計算出的周期一致。第七章 結 束 語本設計采用 VHDL 語言進行編程設計數(shù)字頻率計，并下載到 CPLD 中組成實際電路，這樣可以簡化硬件的開發(fā)和制造過程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。同時在基本電路模塊基礎上，不必修改硬件電路，通過修改 VHDL 源程序，增加一些新功能，滿足不同的需要，實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化。第八章 答 謝 辭 在課程設計完成之際，首先要向我的指導老師蔣繼平致以的敬意。本課程設計的制作過程是在 xx 老師的指導下進行的。由于本人水平有限，在做課程設計的過程中，老師給予我很多的指導并提出了許多的寶貴意見，對我的一些看法以及錯誤的觀點予以及時糾正。使我在完成設計的同時，對學習的專業(yè)基礎知識做了一次系統(tǒng)的復習總結，并且對相關的學科有了一定的了解和認識，獲益非淺。我從老師那里學到的不僅僅是知識，更重要的是對事業(yè)忘我的追求、高度的使命感、責任感及和藹熱情的品質，這些將使我受益一生，并將激勵我不斷向前奮進。參考文獻：［1］ 潘松VHDL 實用教程 成都電子科技大學出版社，2020 ［2］ 盧毅，賴杰VHDL 與數(shù)字電路設計 北京科學出版社，2020 ［3］ 徐志軍 大規(guī)?？删幊踢壿嬈骷捌鋺?成都電子科技大學出版社， ［4］ 趙曙光 可編程邏輯器件原理、開發(fā)與應用 西安電子科技大學出版社， ［5］武衛(wèi)華、 陳德宏, 基于 EDA 技術的數(shù)字頻率計芯片化的實現(xiàn) 電子科技大學出版社, ［6］熊秋娥、熊英華 基于 VHDL 的數(shù)字頻率計設計 南通大學現(xiàn)代教育技術中心, 電子與電氣工程學院 畢業(yè)設計論文 46 46畢業(yè)設計（論文）成績評定表一、指導教師評分表（總分為 70 分）序 號 考 核 項 目 滿 分 評 分1 工作態(tài)度與紀律 102 調研論證 103 外文翻譯 54 設計（論文）報告文字質量 105 技術水平與實際能力 156 基礎理論、專業(yè)知識與成果價值 157 思想與方法創(chuàng)新 5合計 70指導教師綜合評語： 指導教師簽名： 年 月 日 二、答辯小組評分表（總分為 30 分）序 號 考 核 項 目 滿 分 評 分1 技術水平與實際能力 52 基礎理論、專業(yè)知識與成果價值 53 設計思想與實驗方法創(chuàng)新 54 設計（論文）報告內(nèi)容的講述 55 回答問題的正確性 10合計 30答辯小組評價意見（建議等第）： 答辯小組組長教師簽名： 年 月 日三、系答辯委員會審定表1． 審定意見2．審定成績（等第）_____ ___ 系主任簽字： 年 月