【正文】 本課程設(shè)計的制作過程是在 xx 老師的指導(dǎo)下進(jìn)行的。第六章 下載測試 編譯 程序設(shè)計好后進(jìn)行編譯保存。電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 41 41end process。139。architecture behav of zhou_jiafa issignal x:std_logic_vector(8 downto 0)。其原理圖如下圖所示。039。039。)。cq:out std_logic_vector(3 downto 0)。電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 34 34圖 33如圖所示，其仿真波形正確無誤。end if。event and clk=39。end yichu_jiajishu。程序中，A[3..0] 是 0~9 的 BCD 碼輸入；LED7S 為動態(tài)掃描后的驅(qū)動顯示管電生成元件涂如下：圖 244）譯碼電路的設(shè)計將寄存器、動態(tài)掃描電路和驅(qū)動電路按下圖連接。when0110= led7s=1111101。led7s:out std_logic_vector(6 downto 0))。shift=11。shift=11。elsif clk39。bus4:out std_logic_vector(3 downto 0))。電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 25 25use 。圖 222）.動態(tài)掃描電路本設(shè)計采用掃描方式來實(shí)現(xiàn) LED 數(shù)碼管動態(tài)顯示，控制好數(shù)碼管之間的延遲時間相當(dāng)重要。architecture behav of reg_4 isbegin 電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 24 24process(din)begin if load’event and load=39。1）.寄存器設(shè)計寄存器是在計數(shù)結(jié)束后，利用觸發(fā)器的上升沿把最新的頻率測量值保存起來，這樣在計數(shù)過程中可不必一直看著數(shù)碼管顯示器，顯示器將最終的頻率讀數(shù)定期進(jìn)行更新，其輸出將作為動態(tài)掃描電路的輸入。when11= y=c4。y:out std_logic)。為了產(chǎn)生清零信號 RST，使能信 EN 和存儲信號 LOAD。 then q1=d。use 。139。 thenif cqi10 then cqi:=cqi+1。 then cqi:=(others=39。use 。else cout=39。else cqi:=(others=39。039。entity jishu75 isport(clk,rst,en:in std_logic。圖 6電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 12 12因此仿真結(jié)果正確無誤，可將以上設(shè)計的 4 位十進(jìn)制計數(shù)器設(shè)置成可調(diào)用的元件，以備高層設(shè)計中使用，其元件符號圖如下圖所示。end if。)。elsif clk39。cout:out std_logic)。（2）頻率計測量頻率的原理圖頻率計測量頻率的原理圖如下：脈沖形成模 塊 計數(shù)模塊譯碼顯示模塊控制模 塊量程自動切換模塊分頻模 塊鎖存信號清零使能被測信號基準(zhǔn)信號 圖 1 頻率計測量周期的原理（1）頻率計測量周期的原理頻率計測量周期需要設(shè)計整形電路使被測周期性信號整形成脈沖，然后設(shè)計計數(shù)器對基準(zhǔn)信號在被測信號一個周期內(nèi)重復(fù)變化的次數(shù)進(jìn)行計數(shù)，計數(shù)器計出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設(shè)計控制電路產(chǎn)生允許計數(shù)的使能信號、計數(shù)器的清零信號和鎖存器的鎖存信號使電路正常工作，再設(shè)計一個量程自動轉(zhuǎn)換電路使測量范圍更廣。Increase to spread a feeling machine in the electric circuit, can also make into a number pulse instrument, account a price machine etc..Therefore the digital cymometer accounts in the diagraph physics to measure aspect applied design is used VHDL the spare part is at CPLD up carry out digital cymometer to account to measure repeatedly system, can show to be measured the frequency of signal with the decimal system figures, can measure the frequency of sine wave, square wave and triangle wave etc. signal, and return an ability as to it39。本設(shè)計用 VHDL 在 CPLD 器件上實(shí)現(xiàn)數(shù)字頻率計測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號的頻率，能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進(jìn)行測量?，F(xiàn)代EDA技術(shù)的基本特征是采用高級語言描述，具有系統(tǒng)級仿真和綜合能力。本設(shè)計采用自，結(jié)合模擬手段，可以從一’開始就掌握所實(shí)現(xiàn)系統(tǒng)的性能狀況，結(jié)合應(yīng)用領(lǐng)域的具體要求，在此時就調(diào)整設(shè)計方案，進(jìn)行性能優(yōu)化或折衷取舍。隨著設(shè)計層次向下進(jìn)行，系統(tǒng)性能參數(shù)將得到進(jìn)一步的細(xì)化與確認(rèn)，隨時可以根據(jù)需要加以調(diào)整，從而保證了設(shè)計結(jié)果的正確性，縮短了設(shè)計周期，設(shè)計規(guī)模越大，這種設(shè)計方法的優(yōu)勢越明采用VDHL編程設(shè)計實(shí)現(xiàn)的數(shù)字頻率計，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實(shí)現(xiàn)，整個系統(tǒng)非常精簡，而且具有靈活的現(xiàn)場可更改性。以VHDL（VeryHighSpeed Integrated Circuit Hardware Desciption Language）語言為代表的硬件描述語言具有強(qiáng)大的行為描述能力和多層次的仿真模擬，程序結(jié)構(gòu)規(guī)范，設(shè)計效率較高。具有體積小、可靠性高、功耗低的特點(diǎn)。s he various physical quantity carry on the physical volume small and dependable sex Gao and achievement to consume a low cymometer is the diagraph instrument of research production realm indispensabilities, such as calculator, munication equipments and audio frequency video frequency...etc..The digital cymometer that adopts VDHL to weave a distance to design a realization accounts, in addition to is measured the orthopedics of signal part, the key importation part and figures show part, rest all in one FPGA realization of chip, the whole system simplifies very much, and has vivid spot to change the foundation that doesn39。（2）頻率計測量周期的原理圖頻率計測量周期的原理圖如下：電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 8 8脈沖形成模塊計數(shù)模塊譯碼模塊控制模塊分頻模塊量程切換模塊被測信號鎖存清零使能基準(zhǔn)信號圖 2第二章 頻率計測量頻率的層次化設(shè)計方案 4 位十進(jìn)制計數(shù)器模塊4 位十進(jìn)制計數(shù)器模塊包含 4 個級聯(lián)十進(jìn)制計數(shù)器，用來對施加到時鐘脈沖輸入端的待測信號產(chǎn)生的脈沖進(jìn)行計數(shù)，十進(jìn)制計數(shù)器具有集束使能、清零控制和進(jìn)位擴(kuò)展輸出的功能。電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 9 9end jishu10。event and clk=39。end if。cq=cqi。圖 7 控制模塊設(shè)計1）閘門信號的設(shè)計頻率計電路工作時先要產(chǎn)生一個計數(shù)允許信號（即閘門信號） ，閘門信號的寬度為單位時間，如 1S。cq:out std_logic_vector(7 downto 0)。)。039。039。entity jishu11 isport(clk,rst,en:in std_logic。039。else cqi:=(others=39。else cout=39。電子與電氣工程學(xué)院 畢業(yè)設(shè)計論文 16 16entity reg_2 isport(clk,d:in std_logic。end if。不失一般性，控制信號發(fā)生器用 74161 構(gòu)成 4 分頻計數(shù)器，用一個與非門，一個或非門和一個異或門實(shí)現(xiàn) 3 種譯碼狀態(tài)，與閘門模塊按下圖連接。end si_xuan_1。when others=null。4 位寄存器的 VHDL 源程序如下。139。根據(jù)人眼視覺暫留原理，LED 數(shù)碼管每秒導(dǎo)通 16 次以上，人眼就無法 LED 數(shù)碼管短暫的不亮