【正文】 +0x30。 num[2]=b+0x30。 num[3]=c+0x30。 num[4]=39。.39。 num[5]=d+0x30。 num[6]=e+0x30。 num[7]=f+0x30。 num[8]=g+0x30。 num[9]=h+0x30。 num[10]=k+0x30。 num[11]=39。M39。 num[12]=39。H39。 num[13]=39。Z39。 num[14]=39。39。num[15]=39。 39。 } IOWR(LCD_ON_BASE,0,1)。 IOWR(LCD_BLON_BASE,0,1)。 LCD_Line1()。 LCD_Show_Text(text)。 LCD_Line2()。 LCD_Show_Text(num)。 usleep(10000)。 }}，其程序如下：ifndef _LCD_H_define _LCD_H_define lcd_write_cmd(base,data) IOWR(base,0,data)define lcd_read_cmd(base) IOWR(base,1)define lcd_write_data(base,data) IOWR(base,2,data)define lcd_read_data(base) IOWR(base,3)endif 在NIOS II ，并建立工程。進行調(diào)試，界面如下圖58。圖58 NIOS II C/C++開發(fā)環(huán)境在NIOS II C/C++開發(fā)環(huán)境中調(diào)試完畢后，即保證程序沒有語法錯誤，則可轉(zhuǎn)換到Debug環(huán)境中來驗證程序的功能是否正確，Debug開發(fā)環(huán)境如下圖59，在這里可以連續(xù)運行程序，也可單步運行，還可以看到各個變量的實時值，這樣便于找出程序中的錯誤。圖59 Debug環(huán)境 系統(tǒng)的擴展通過上面步驟設(shè)計的系統(tǒng)就可達到設(shè)計要求，但是在沒有信號發(fā)生器的時候，難以驗證系統(tǒng)的正確性。故可以再FPGA設(shè)計一個信號源，用于產(chǎn)生不同頻率的信號，讓等精度頻率計測量。這里只需設(shè)計一個分頻器和一個選擇器就可以了。 分頻器設(shè)計在本設(shè)計中，因為測量要求是1HZ—200MHZ，故先將標準信號通過鎖相環(huán)倍頻成200MHZ的信號，然后由4個switch開關(guān)控制得到16種不同頻率的信號。此分頻器的VHDL程序如下：LIBRARY IEEE。USE 。USE 。USE 。ENTITY XZ IS PORT ( CLK : IN STD_LOGIC。 A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 OUTCLK: OUT STD_LOGIC )。END XZ。ARCHITECTURE RT OF XZ ISSIGNAL COUNT:INTEGER:=0。SIGNAL N:INTEGER。BEGINPROCESS(CLK,A)BEGIN CASE A IS WHEN0000=N=4。 WHEN0001=N=8。 WHEN0010=N=16。 WHEN0011=N=32。 WHEN0100=N=64。 WHEN0101=N=128。 WHEN0110=N=256。 WHEN0111=N=512。 WHEN1000=N=1024。 WHEN1001=N=2048。 WHEN1010=N=4096。 WHEN1011=N=8192。 WHEN1100=N=16384。 WHEN1101=N=32768。 WHEN1110=N=262144。 WHEN1111=N=200000000。 END CASE。 IF (CLK39。EVENT AND CLK=39。139。) THEN IF (COUNT=N1) THEN COUNT=0。 ELSE COUNT=COUNT+1。 IF COUNT(N/2) THEN OUTCLK=39。039。 ELSE OUTCLK=39。139。 END IF。 END IF。 END IF。 END PROCESS。END ARCHITECTURE。 編譯生成的模塊文件如下圖510。圖510 分頻器的模塊文件 選擇器設(shè)計選擇器的作用是將輸入的信號選擇一路輸出，本設(shè)計使用的選擇器有三個輸入口，分別是200MHZ信號，分頻器輸出的信號和通過I/O口輸入的未知信號，通過2個switch開關(guān)選擇輸出。當switch為00時，選擇通過I/O口輸入的未知信號，當switch為01時，選擇鎖相環(huán)倍頻得到的200MHZ信號，當switch為10或11時，選擇分頻器輸出地信號。此選擇器的VHDL程序如下：LIBRARY IEEE。USE 。ENTITY XZ2 IS PORT (CLK : IN STD_LOGIC。 SX : IN STD_LOGIC。 FPCLK : IN STD_LOGIC。 A : IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 OUTCLK: OUT STD_LOGIC )。END XZ2。ARCHITECTURE RT1 OF XZ2 ISSIGNAL COUNT:INTEGER:=0。SIGNAL N:INTEGER。BEGINPROCESS(A)BEGIN IF A=00 THEN OUTCLK=SX。 ELSIF A=01 THEN OUTCLK=CLK。 ELSE OUTCLK=FPCLK。 END IF。END PROCESS。END ARCHITECTURE。通過編譯后，生成的選擇器模塊文件如下圖511。圖511 選擇器模塊 將以上模塊與之前設(shè)計的系統(tǒng)對應端口相連，系統(tǒng)連接圖如下圖512所示。圖512 擴展后的系統(tǒng)總圖給新加入的模塊配置引腳并編譯成功后，可下載到開發(fā)板中，進行測試了，測試結(jié)果如下表51。表51 等精度頻率計測試結(jié)果理想值實際測量值相對誤差200MHZ200MHZ050MHZ50MHZ025MHZ25MHZ0000000%%%%%%762 HZ%1ZH1ZH0 通過測試結(jié)果可以看出，本系統(tǒng)完全符合設(shè)計要求。6 總結(jié)經(jīng)過努力，本人基本完成了基于FPGA頻率測量儀的初步設(shè)計，所完成的工作主要包括以下幾個方面：（1）準備階段在準備階段我主要做了如下工作：查閱相關(guān)資料，了解了頻率測量計的發(fā)展過程及發(fā)展趨勢，明白了頻率測量計的工作原理、常用方法，分析了傳統(tǒng)頻率測量方法與等精度測量方法的優(yōu)劣性。對目前流行的基于FPGA的嵌入式系統(tǒng)設(shè)計方法進行了研究與實踐?；贜IOS II的嵌入式系統(tǒng)設(shè)計方法以C語言和高層次設(shè)計工具為依托，以可自定義配置系統(tǒng)硬件為特色，為設(shè)計者提供了一個全新的設(shè)計方法與設(shè)計思路。（2）整體系統(tǒng)設(shè)計基于NIOS II的等精度頻率計的設(shè)計，充分利用FPGA內(nèi)部硬件資源，在FPGA內(nèi)部構(gòu)建NIOS II，采用VHDL編寫底層模塊，C語言編寫上層應用程序，大大降低外圍測量硬件電路的復雜性，使電路結(jié)構(gòu)更加簡潔，提高了頻率計工作的可靠性。本設(shè)計使用的是Altera公司生產(chǎn)的DE2開發(fā)板芯片為EP2C35F672C6，在開發(fā)板上進行了軟硬件調(diào)試，功能全部正常，測試量程為1HZ—200MHZ。（3）本系統(tǒng)的特色 實驗結(jié)果表明，此設(shè)計不僅具有設(shè)計功耗低、體積小、性能優(yōu)越等特點，而目具有設(shè)計方式靈活、可裁剪、可擴充、可升級等優(yōu)勢，因此具有很好的應有前景和科研價值。致 謝四年的大學生活將隨著畢業(yè)論文答辯的結(jié)束而謝幕了，這四年里充滿了太多太多的回憶，不管是快樂的，還是傷心的，現(xiàn)在一切看來都那是那么的美好，因為那是我們青春留下的痕跡。可它正代表著大學生活的終結(jié)，完成它既有一種收獲感，又有一種失落感，可無論如何它代表著我四年的努力，代表了我四年的歷程。作為一名本科學生，我的水平確實有限，要獨立完成畢業(yè)設(shè)計，是有一定難度的。但我之所以能完成，我的指導老師是功不可沒的。從畢設(shè)的選題、設(shè)計過程到論文的寫作等階段都是在張俊濤老師的悉心指導下完成的。張老師在學術(shù)和生活等方面的給予我無微不至的關(guān)懷和指導。張老師嚴謹?shù)闹螌W態(tài)度、淵博的學術(shù)知識、誨人不倦的敬業(yè)精神以及寬容的待人風范使我獲益頗多。剛開始時，我對這個課題并不了解，但張老師很耐心地給我講解。不管是什么困難，張老師都認真的給我講解分析。我真的十分感謝張老師對我的指導和支持。在此謹向張老師致以誠摯的謝意和崇高的敬意。 感謝我認識的同學們。有幸與你們同學是我讀本科的最大收獲：感謝給我?guī)淼牟灰粯拥纳铙w驗，在信工071這個大集體中，我深深的被大家的刻苦鉆研精神所打動，這給了我動力讓我不斷提高對自己的要求，不斷進步。同時還要感謝宿友們，因為有你們我的大學生活變得多姿多彩，因為有你們我學會了分享，包容，感恩。我要特別感謝我的家人，沒有你們的支持，就沒有今天的我。愿把我的幸福和快樂都送給關(guān)心和支持過我的人，也愿他們一切如意。 當然最后還要感謝我的學校陜西科技大學。感謝我的所有任課老師，感謝他們在大學四年里對我的教導，他們教給我知識，教給我很多發(fā)現(xiàn)問題，解決問題的方法，還教給我許多做人的道理。這些會是我人生中最寶貴的財富。還要感謝我的輔導員，在這四年中他們在生活上和學習上給了我很多幫助，讓我能平穩(wěn)的度過大學4年。在以后的學習中，我會再接再厲，不斷向前，盡自己最大能力為社會做出一份貢獻。 參 考 文 獻[1]馬鳴遠．程序設(shè)計與C語言 [M]．西安：西安電子科技大學出版社，2005：8592.[2]康華光．電子技術(shù)基礎(chǔ) [M]．北京：高等教育出版社，20045.[3]潘松，黃繼業(yè)．EDA技術(shù)與VHDL [M]．北京：清華大學出版社，2005：372396.[4]仁愛鋒．基于FPGA的嵌入式系統(tǒng)設(shè)計[M]．西安：西安電子科技大學出版社，2004：7296.[5]郭書軍，土玉花，葛紉秋．嵌入試處理器原理及應用—NIOS系統(tǒng)設(shè)計和C語言編程[M]．北京：清華大學出版社，2004：[6]江國強．SOPC技術(shù)與應用[M]．北京：機械工業(yè)出版社，2006：7296.[7]王振紅．圖說VHDL數(shù)字電路設(shè)計 [M]．北京：化學工業(yè)出版社，20091：352.[8]李金平，沈明山，姜余祥．電子系統(tǒng)設(shè)計 [M]．北京：電子工業(yè)出版社，20078：236333.[9]毛智德．基于FPGA的等精度頻率計設(shè)計[J]．電子測量技術(shù)，2007,29（4）：8586.[10]劉勉，王革思，弈宗琪．基于FPGA的頻率計設(shè)計與實現(xiàn) [J]．信息技術(shù)，200912：171174.[11]劉德亮，王竹林，尉廣軍．基于FPGA高精度頻率測量儀的設(shè)計 [J]．河北工業(yè)科技，20101：3031