【導讀】本設計課題為基于單片機與FPGA的等精度頻率計的設計。編程邏輯器件FPGA芯片F(xiàn)LEXEPF10K20RC208-4完成各種時序邏輯控制、計數(shù)功能。件編程設計、系統(tǒng)的誤差分析。其中硬件電路包括鍵盤控制模塊、顯示模塊和測量模塊，機的軟件編程采用靈活易讀的C語言。湊、體積小、可靠性高、測頻范圍寬、精度高等優(yōu)點。

　　

【正文】 0 0 0 0 0 0 3FH 1 1 1 1 1 1 0 0 1 06H 2 1 0 1 0 0 1 0 0 5BH 3 1 0 1 1 0 0 0 0 4FH 4 1 0 0 1 1 0 0 1 66H 5 1 0 0 1 0 0 1 0 6DH 6 1 0 0 0 0 0 1 0 7DH 7 1 1 1 1 1 0 0 0 07H 8 1 0 0 0 0 0 0 0 7FH 9 1 0 0 1 0 0 0 0 6FH A 1 0 0 0 1 0 0 0 77H B 1 0 0 0 0 0 1 1 7CH C 1 1 1 0 0 1 1 0 39H D 1 0 1 0 0 0 0 1 5EH E 1 0 0 0 0 1 1 0 79H F 1 0 0 0 1 1 1 0 71H p 1 0 0 0 1 1 0 0 73H H 1 0 0 0 1 0 0 1 76H Y 1 0 0 1 0 0 0 1 6EH 不顯示 1 1 1 1 1 1 1 1 00H 24 測量電路 測量電路是由測頻與自校選擇模塊、脈寬控制模塊和測頻 /測周期模塊組成。其中測頻與自校選擇模塊是在系統(tǒng)自檢時，將標準頻率作為被測頻率信號送給系統(tǒng)， 而在系統(tǒng)正常測量時，將被測信號送給系統(tǒng)。脈寬控制模塊和測頻 /測周期模塊是根據(jù)按鍵鍵值共同控制選擇被測量。其中管腳 Spul 為脈寬和測頻 /測周期的選擇輸入信號，由單片機根據(jù)需要發(fā)出。當 Spul 為高電平時，測頻 /測周期模塊的 32 位計數(shù)器的輸入使能由 D 觸發(fā) 器控制，其測量預置門控時間為被測信號周期的整數(shù)倍，此時計數(shù)值用來計算被測信號的頻率；當 SPUL 為低電平時，標準計數(shù)器的輸入使能由附加 模塊的 PL 輸出來控制，測量門控時間為被測信號的一個正脈寬的時間或一個負脈寬的時間寬度，此時標準計數(shù)器的計數(shù)值用來測量被測信號的脈寬寬 度。 CLR 為低電平時，計數(shù)器使能端 BENA 為低電平，測頻 /測周期電路不工作，系統(tǒng)清零。 Spul 為 1 時，系統(tǒng)測量被測信號的頻率，當CL 變?yōu)楦唠娖綍r，在隨后到來的 TCLK 的上升沿 BENA 及 START 引腳變?yōu)楦唠娖剑嫈?shù)器開始計數(shù)；當 CL 變?yōu)榈碗娖綍r，在隨后到來的 TCLK 上升沿 BENA 變?yōu)榈碗娖?，計?shù)器停止計數(shù)。同時 START 引腳變?yōu)榈碗娖接靡酝ㄖ獑纹瑱C計數(shù)結束。在單片機發(fā)出的 sel2~sel0 控制下通過 data7~data0 分 8 次將計數(shù)器的計數(shù)值讀入單片機 [8]。測量電路原理圖如圖 所示，測量電路波形圖如圖 所示。 25 圖 測量電路原理圖 圖 測量電路波形圖 測量與自校選擇電路 測頻與自校選擇電路采用的是圖形輸入方式，其原理圖如圖 所示。 As 為自校與測頻選擇，接單片機的 引腳， FX 接標準頻率輸入， FS 接被測頻率輸入。測頻與自校選擇電路用于系統(tǒng)自檢，當 as 為高電平時，系統(tǒng)自檢開始， FOUT 輸出標準頻率 BCLK, 26 將標準頻率作為被測頻率進行測量，根據(jù)測量結果來判斷系統(tǒng)運行是否正常；當 as 為低電平時，系統(tǒng)自檢結束， FOUT 輸出被測頻率 TCLK。標準頻率取自 FPGA 的外部晶振。 選擇 控制信號 as 為高電平時，輸出端為 BCLK； as 為低電平時，輸出端為 TCLK。 測頻與自校選擇電路波形圖如圖 所示。 圖 測頻與自校選擇電路原理圖 圖 測頻與自校選擇電路波形圖 測頻 /測周電路 測頻原理圖如圖 所示。測頻 /測周期電路是由兩個 32 位計數(shù)器、一個 D 觸發(fā)器和一片 MUX648 選擇器組成。 BCLK 管腳為標準頻率信號的輸入引腳， TCLK 管腳為被測頻率信號的輸入引腳； CL 管腳為預置門控信號輸入引腳； CLR 為計數(shù)器清零信號輸入引腳，每次新的測量開始時都要將計數(shù)器清零，以免產(chǎn)生 錯誤； sel2~sel0 管腳為單片 27 機讀入數(shù)據(jù)時的數(shù)據(jù)選擇信號輸入，以便單片機分八次將兩個 32 位 計數(shù)器的計數(shù)值讀入。 M U X6 4 8QDC L RB Z HB E N AB C L KC L RB Z Q [ 3 1 . . 0 ]T FE N AT C L KC L RT Z Q [ 3 1 . . 0 ]B C L KC LT C L KC L Rs e l 2 ~ s e l 0E N AS T A R Td a t a 7 ~ d a t a 033 23 28 圖 等精度測頻原理圖 當系統(tǒng)開始測量被測信號的頻率時，首先由單片機將 CLR 端置為高電平，完成測試電路的初始化。接下來，單片機將門控信號 CL 置為高電平，由被測信號的上升沿將兩個計數(shù)器同時打開，對被測頻率和標準頻率同時進行計數(shù)。門控時間結束后，單片機將門控信號 CL 置為低電平，在被測信號的下一個脈沖的上升沿到來時，兩個計數(shù)器將同時停 止工作。計數(shù)結束后，由 START 端輸出的低電平來指示計數(shù)的結束，通過 sel 信號和 MUX648 多路選擇器將計數(shù)器中得到的 64 位數(shù)據(jù)分 8 次讀入單片機并按下式計算和結果顯示。 設標準信號的頻率為 Fs,被測信號的頻率為 Fx，在一次預置門控時間內(nèi)，對被測信號的計數(shù)器為 Nx，對標準信號的計數(shù)值為 Ns，則下式成立： FsFx NxNs?? 28 (41) 兩計數(shù)器的計數(shù)周期 總是等于被測信號 TCLK 周期 的整數(shù)倍，這是確保 TCLK 在任何頻率下 測頻結果 都能 保持恒定精度的關鍵。 測頻模塊的波形圖如圖 所示， CLR 為低電平時，計數(shù)器使能端 BENA 為低電平，測頻電路不工作。當 CLR 和 CL 均為高電平后，在隨后到來的 TCLK 上升沿使 BENA變?yōu)楦唠娖?，計?shù)器開始計數(shù)；當 CL便為低電平后，在隨后到來的 TCLK上升沿使 BENA變?yōu)榈碗娖?，計?shù)器停止計數(shù)，同時 START 引腳變?yōu)榈碗娖?，通知單片機計數(shù)已結束。在單片機發(fā)出的 sel2~sel0 控制下通過 data7~data0 分 8 次將計數(shù)器的計數(shù)值讀 入單片機。 圖 測頻模塊的波形圖 脈寬控制電路 脈寬控制電路原理圖如圖 所示。該電路采用的是圖形輸入法。 CL 為單片機發(fā)出的預置門控信號， CLR 為單片機發(fā)出的復位信號， TCLK 為被測信號的輸入， 1 引腳始終接高電平。輸出引腳 PL 有兩個作用：一是在某些情況下作為標準頻率計數(shù)器的使能控制信號；二是作為計數(shù)器計數(shù)結束信號通知單片機讀取數(shù)據(jù)。 CLR 為低電平時，輸出 PL 為低電平， CL與 SPUL 聯(lián)合控制實現(xiàn)其功能。 CL=0 時， PL輸出一個寬度為被測信號負脈沖的脈沖； CL=1 時 ,PL 輸出一個寬度為被測信號 正脈沖的脈沖。此脈沖作為計數(shù)器的計數(shù)使能信號，控制計數(shù)的起止。當計數(shù)結束后，由 PL 輸出的計數(shù)結束信號（低 29 電平）通知單片機讀取數(shù)據(jù)。 圖 脈寬控制電路原理圖 脈寬控制電路波形圖如圖 所示，其中 1 引腳始終為高電平，當 CL 為高電平時，PL 引腳輸出寬度 TCLK 高（正）脈沖寬度的脈沖； CL 為低電平時， PL輸出寬度為 TCLK低（負）脈沖寬度的脈沖。 圖 脈寬控制電路波形圖 硬件電路的 VHDL 語言描述 D 觸發(fā)器 D 觸發(fā)器是現(xiàn)代數(shù)字系統(tǒng)中最基本的時序單 元和低層元件，許多功能電路都有其構成， D 觸發(fā)器因不同的應用場合的設計是十分必要的。本設計中的 D 觸發(fā)器為帶有異步 30 清零功能的 D 觸發(fā)器。當復位信號 RESET 為低電平時， D 觸發(fā)器的輸出端 Q 和 Qb 分別輸出邏輯 0 和 1，與其他輸出無關。當復位信號 RESET 為高電平時，每當時鐘輸入CLK 有一個上升沿時，輸出端 Q 便轉換為與輸入信號 D 相同的邏輯值，輸出端 Qb 的值始終與 Q 端相反。 D 觸發(fā)器真值表如表 42 所示： 表 42 D 觸發(fā)器真值表 RESET D CLK Q Qb 0 X ↑ 0 1 1 X ↑ X X 其工作波形如圖 所示： 圖 D 觸發(fā)器工作波形圖 D 觸發(fā)器邏輯符號如圖 所示： 圖 D 觸發(fā)器邏輯符號圖 D 觸發(fā)器硬件描述語言 VHDL語言描述見附錄 C（ 1）。 31 32 位計數(shù)器 計數(shù)器就是指能夠記憶時鐘信號脈沖個數(shù)的時序邏輯電路，它是數(shù)字電路中應 用極其廣泛的一種基本邏輯單元，不僅能用于對時鐘脈沖計數(shù)，還可以用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進行數(shù)字運算等。 本設計用到的兩個 32 位計數(shù)器分別用于計標準頻率信號和被測頻率信號的周期數(shù)。計數(shù)器是以二進制數(shù)據(jù)的形式計數(shù)，由于標準頻率信號的頻率為 40MHz，為了提高測量精度，因此將計數(shù)器的位數(shù)設為 32 位。在計數(shù)器使能端 ENA 為高電平有效的情況下，每當被測頻率信號 CLR 有一個上升沿到達時，計數(shù)器的值便加 1，直至使能端 ENA 變?yōu)榈碗娖健?CLR 信號為低電平時，計數(shù)器的值清零。 Q[31..0]顯示的數(shù)值即為計 數(shù)器的計數(shù)值， Q[31..0]引腳的作用是將計數(shù)器的值送到 MUX648 多路選擇器以便單片機將計數(shù)值讀入。 32 位計數(shù)器工作波形圖如圖 所示： 圖 32 位計數(shù)器工作波形圖 32 位計數(shù)器的邏輯符號如圖 所示： 圖 32 位計數(shù)器的邏輯符號 32 位計數(shù)器的硬件描述語言 VHDL語言描述見附錄 C(2)。 32 MUX648 多路選擇器 因為單片機的數(shù)據(jù)總線有限，不可能一次性將兩個計數(shù)器的值讀入。 MUX648 多路選擇器的作用就是將兩個計數(shù)器的 64 位計數(shù)值暫時存儲，然后在單片機發(fā)出的 選擇信號sel2~sel0 的控制下分 8 次將計數(shù)值讀入。 MUX648 多路選擇器的波形圖如圖 所示： 圖 MUX648 多路選擇器的波形圖 MUX648 多路選擇器的邏輯符號圖如圖 所示： 圖 MUX648 多路選擇器的邏輯符號圖 MUX648 多路選擇器硬件描述語言 VHDL語言描述見附錄 C(3)。 MUX21 選擇器 MUX21 選擇器芯片的功能是在選擇信號 S 的控制下輸出端 Z 輸出不同的信號。當S 為邏輯 1 時輸出端與輸入信號 B 相同，當 S 為邏輯 0 時，輸出信號 Z 與輸入信 號 A 相同，其工作波形圖如圖 所示 。 MUX21 選擇器硬件描述語言 VHDL描述語言見附錄 C(4)。 33 圖 MUX21 選擇器工作波形圖 時鐘發(fā)生器 時鐘發(fā)生器即分頻器，它的作用是將頻率較高的信號轉換為用戶所需的低頻信號，實質(zhì)就是一個計數(shù)器。每當輸入時鐘的上升沿到達時，計數(shù)器的值 CNT 便加 1，在計數(shù)器計數(shù)值為一半時輸出信號取反，當計數(shù)器計數(shù)滿時輸出信號再次取反，計數(shù)器每計數(shù)滿一次就是用戶所需低頻信號的一個周期。時鐘發(fā)生器的波形圖如圖 所示。 圖 時鐘發(fā)生器的波形圖 時鐘發(fā)生器硬件描述語言 VHDL語言描述見附錄 C(5)。 單片機主控電路 單片機測頻控制電路附錄圖所示，由單片機控制 FPGA 完成整個系統(tǒng)的電路測試、數(shù)據(jù)處理和顯示輸出等各種功能。單片機引腳分配如下： ⑴ sel2~sel0:單片機的數(shù)據(jù)總線為 8 位，但是系統(tǒng)的兩個計數(shù)器的總位數(shù)為 64 位，因此單片機需要分 8 次將計數(shù)器的結果讀入。 sel[2..0]引腳的作用就是控制多路通道的數(shù)據(jù)選擇。當 sel 分別為“ 000”、“ 001”、“ 010”、“ 011”時 ，由低 8 位到高 8 位讀取標準頻率 34 計數(shù)值；當 sel 分別為“ 100”、“ 101”、“ 110”、“ 111”時，由低 8 位到高 8 位讀取被測頻率計數(shù)值。 sel2~sel0 分別接單片機 P2 口的 4 引腳。 ⑵ spul:此引腳的作用是控制系統(tǒng)選擇