【導(dǎo)讀】本設(shè)計(jì)課題為基于單片機(jī)與FPGA的等精度頻率計(jì)的設(shè)計(jì)。編程邏輯器件FPGA芯片F(xiàn)LEXEPF10K20RC208-4完成各種時(shí)序邏輯控制、計(jì)數(shù)功能。件編程設(shè)計(jì)、系統(tǒng)的誤差分析。其中硬件電路包括鍵盤控制模塊、顯示模塊和測(cè)量模塊，機(jī)的軟件編程采用靈活易讀的C語(yǔ)言。湊、體積小、可靠性高、測(cè)頻范圍寬、精度高等優(yōu)點(diǎn)。

　　

【正文】 0 0 0 0 0 0 3FH 1 1 1 1 1 1 0 0 1 06H 2 1 0 1 0 0 1 0 0 5BH 3 1 0 1 1 0 0 0 0 4FH 4 1 0 0 1 1 0 0 1 66H 5 1 0 0 1 0 0 1 0 6DH 6 1 0 0 0 0 0 1 0 7DH 7 1 1 1 1 1 0 0 0 07H 8 1 0 0 0 0 0 0 0 7FH 9 1 0 0 1 0 0 0 0 6FH A 1 0 0 0 1 0 0 0 77H B 1 0 0 0 0 0 1 1 7CH C 1 1 1 0 0 1 1 0 39H D 1 0 1 0 0 0 0 1 5EH E 1 0 0 0 0 1 1 0 79H F 1 0 0 0 1 1 1 0 71H p 1 0 0 0 1 1 0 0 73H H 1 0 0 0 1 0 0 1 76H Y 1 0 0 1 0 0 0 1 6EH 不顯示 1 1 1 1 1 1 1 1 00H 24 測(cè)量電路 測(cè)量電路是由測(cè)頻與自校選擇模塊、脈寬控制模塊和測(cè)頻 /測(cè)周期模塊組成。其中測(cè)頻與自校選擇模塊是在系統(tǒng)自檢時(shí)，將標(biāo)準(zhǔn)頻率作為被測(cè)頻率信號(hào)送給系統(tǒng)， 而在系統(tǒng)正常測(cè)量時(shí)，將被測(cè)信號(hào)送給系統(tǒng)。脈寬控制模塊和測(cè)頻 /測(cè)周期模塊是根據(jù)按鍵鍵值共同控制選擇被測(cè)量。其中管腳 Spul 為脈寬和測(cè)頻 /測(cè)周期的選擇輸入信號(hào)，由單片機(jī)根據(jù)需要發(fā)出。當(dāng) Spul 為高電平時(shí)，測(cè)頻 /測(cè)周期模塊的 32 位計(jì)數(shù)器的輸入使能由 D 觸發(fā) 器控制，其測(cè)量預(yù)置門控時(shí)間為被測(cè)信號(hào)周期的整數(shù)倍，此時(shí)計(jì)數(shù)值用來(lái)計(jì)算被測(cè)信號(hào)的頻率；當(dāng) SPUL 為低電平時(shí)，標(biāo)準(zhǔn)計(jì)數(shù)器的輸入使能由附加 模塊的 PL 輸出來(lái)控制，測(cè)量門控時(shí)間為被測(cè)信號(hào)的一個(gè)正脈寬的時(shí)間或一個(gè)負(fù)脈寬的時(shí)間寬度，此時(shí)標(biāo)準(zhǔn)計(jì)數(shù)器的計(jì)數(shù)值用來(lái)測(cè)量被測(cè)信號(hào)的脈寬寬 度。 CLR 為低電平時(shí)，計(jì)數(shù)器使能端 BENA 為低電平，測(cè)頻 /測(cè)周期電路不工作，系統(tǒng)清零。 Spul 為 1 時(shí)，系統(tǒng)測(cè)量被測(cè)信號(hào)的頻率，當(dāng)CL 變?yōu)楦唠娖綍r(shí)，在隨后到來(lái)的 TCLK 的上升沿 BENA 及 START 引腳變?yōu)楦唠娖剑?jì)數(shù)器開始計(jì)數(shù)；當(dāng) CL 變?yōu)榈碗娖綍r(shí)，在隨后到來(lái)的 TCLK 上升沿 BENA 變?yōu)榈碗娖剑?jì)數(shù)器停止計(jì)數(shù)。同時(shí) START 引腳變?yōu)榈碗娖接靡酝ㄖ獑纹瑱C(jī)計(jì)數(shù)結(jié)束。在單片機(jī)發(fā)出的 sel2~sel0 控制下通過(guò) data7~data0 分 8 次將計(jì)數(shù)器的計(jì)數(shù)值讀入單片機(jī) [8]。測(cè)量電路原理圖如圖 所示，測(cè)量電路波形圖如圖 所示。 25 圖 測(cè)量電路原理圖 圖 測(cè)量電路波形圖 測(cè)量與自校選擇電路 測(cè)頻與自校選擇電路采用的是圖形輸入方式，其原理圖如圖 所示。 As 為自校與測(cè)頻選擇，接單片機(jī)的 引腳， FX 接標(biāo)準(zhǔn)頻率輸入， FS 接被測(cè)頻率輸入。測(cè)頻與自校選擇電路用于系統(tǒng)自檢，當(dāng) as 為高電平時(shí)，系統(tǒng)自檢開始， FOUT 輸出標(biāo)準(zhǔn)頻率 BCLK, 26 將標(biāo)準(zhǔn)頻率作為被測(cè)頻率進(jìn)行測(cè)量，根據(jù)測(cè)量結(jié)果來(lái)判斷系統(tǒng)運(yùn)行是否正常；當(dāng) as 為低電平時(shí)，系統(tǒng)自檢結(jié)束， FOUT 輸出被測(cè)頻率 TCLK。標(biāo)準(zhǔn)頻率取自 FPGA 的外部晶振。 選擇 控制信號(hào) as 為高電平時(shí)，輸出端為 BCLK； as 為低電平時(shí)，輸出端為 TCLK。 測(cè)頻與自校選擇電路波形圖如圖 所示。 圖 測(cè)頻與自校選擇電路原理圖 圖 測(cè)頻與自校選擇電路波形圖 測(cè)頻 /測(cè)周電路 測(cè)頻原理圖如圖 所示。測(cè)頻 /測(cè)周期電路是由兩個(gè) 32 位計(jì)數(shù)器、一個(gè) D 觸發(fā)器和一片 MUX648 選擇器組成。 BCLK 管腳為標(biāo)準(zhǔn)頻率信號(hào)的輸入引腳， TCLK 管腳為被測(cè)頻率信號(hào)的輸入引腳； CL 管腳為預(yù)置門控信號(hào)輸入引腳； CLR 為計(jì)數(shù)器清零信號(hào)輸入引腳，每次新的測(cè)量開始時(shí)都要將計(jì)數(shù)器清零，以免產(chǎn)生 錯(cuò)誤； sel2~sel0 管腳為單片 27 機(jī)讀入數(shù)據(jù)時(shí)的數(shù)據(jù)選擇信號(hào)輸入，以便單片機(jī)分八次將兩個(gè) 32 位 計(jì)數(shù)器的計(jì)數(shù)值讀入。 M U X6 4 8QDC L RB Z HB E N AB C L KC L RB Z Q [ 3 1 . . 0 ]T FE N AT C L KC L RT Z Q [ 3 1 . . 0 ]B C L KC LT C L KC L Rs e l 2 ~ s e l 0E N AS T A R Td a t a 7 ~ d a t a 033 23 28 圖 等精度測(cè)頻原理圖 當(dāng)系統(tǒng)開始測(cè)量被測(cè)信號(hào)的頻率時(shí)，首先由單片機(jī)將 CLR 端置為高電平，完成測(cè)試電路的初始化。接下來(lái)，單片機(jī)將門控信號(hào) CL 置為高電平，由被測(cè)信號(hào)的上升沿將兩個(gè)計(jì)數(shù)器同時(shí)打開，對(duì)被測(cè)頻率和標(biāo)準(zhǔn)頻率同時(shí)進(jìn)行計(jì)數(shù)。門控時(shí)間結(jié)束后，單片機(jī)將門控信號(hào) CL 置為低電平，在被測(cè)信號(hào)的下一個(gè)脈沖的上升沿到來(lái)時(shí)，兩個(gè)計(jì)數(shù)器將同時(shí)停 止工作。計(jì)數(shù)結(jié)束后，由 START 端輸出的低電平來(lái)指示計(jì)數(shù)的結(jié)束，通過(guò) sel 信號(hào)和 MUX648 多路選擇器將計(jì)數(shù)器中得到的 64 位數(shù)據(jù)分 8 次讀入單片機(jī)并按下式計(jì)算和結(jié)果顯示。 設(shè)標(biāo)準(zhǔn)信號(hào)的頻率為 Fs,被測(cè)信號(hào)的頻率為 Fx，在一次預(yù)置門控時(shí)間內(nèi)，對(duì)被測(cè)信號(hào)的計(jì)數(shù)器為 Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為 Ns，則下式成立： FsFx NxNs?? 28 (41) 兩計(jì)數(shù)器的計(jì)數(shù)周期 總是等于被測(cè)信號(hào) TCLK 周期 的整數(shù)倍，這是確保 TCLK 在任何頻率下 測(cè)頻結(jié)果 都能 保持恒定精度的關(guān)鍵。 測(cè)頻模塊的波形圖如圖 所示， CLR 為低電平時(shí)，計(jì)數(shù)器使能端 BENA 為低電平，測(cè)頻電路不工作。當(dāng) CLR 和 CL 均為高電平后，在隨后到來(lái)的 TCLK 上升沿使 BENA變?yōu)楦唠娖?，?jì)數(shù)器開始計(jì)數(shù)；當(dāng) CL便為低電平后，在隨后到來(lái)的 TCLK上升沿使 BENA變?yōu)榈碗娖?，?jì)數(shù)器停止計(jì)數(shù)，同時(shí) START 引腳變?yōu)榈碗娖?，通知單片機(jī)計(jì)數(shù)已結(jié)束。在單片機(jī)發(fā)出的 sel2~sel0 控制下通過(guò) data7~data0 分 8 次將計(jì)數(shù)器的計(jì)數(shù)值讀 入單片機(jī)。 圖 測(cè)頻模塊的波形圖 脈寬控制電路 脈寬控制電路原理圖如圖 所示。該電路采用的是圖形輸入法。 CL 為單片機(jī)發(fā)出的預(yù)置門控信號(hào)， CLR 為單片機(jī)發(fā)出的復(fù)位信號(hào)， TCLK 為被測(cè)信號(hào)的輸入， 1 引腳始終接高電平。輸出引腳 PL 有兩個(gè)作用：一是在某些情況下作為標(biāo)準(zhǔn)頻率計(jì)數(shù)器的使能控制信號(hào)；二是作為計(jì)數(shù)器計(jì)數(shù)結(jié)束信號(hào)通知單片機(jī)讀取數(shù)據(jù)。 CLR 為低電平時(shí)，輸出 PL 為低電平， CL與 SPUL 聯(lián)合控制實(shí)現(xiàn)其功能。 CL=0 時(shí)， PL輸出一個(gè)寬度為被測(cè)信號(hào)負(fù)脈沖的脈沖； CL=1 時(shí) ,PL 輸出一個(gè)寬度為被測(cè)信號(hào) 正脈沖的脈沖。此脈沖作為計(jì)數(shù)器的計(jì)數(shù)使能信號(hào)，控制計(jì)數(shù)的起止。當(dāng)計(jì)數(shù)結(jié)束后，由 PL 輸出的計(jì)數(shù)結(jié)束信號(hào)（低 29 電平）通知單片機(jī)讀取數(shù)據(jù)。 圖 脈寬控制電路原理圖 脈寬控制電路波形圖如圖 所示，其中 1 引腳始終為高電平，當(dāng) CL 為高電平時(shí)，PL 引腳輸出寬度 TCLK 高（正）脈沖寬度的脈沖； CL 為低電平時(shí)， PL輸出寬度為 TCLK低（負(fù)）脈沖寬度的脈沖。 圖 脈寬控制電路波形圖 硬件電路的 VHDL 語(yǔ)言描述 D 觸發(fā)器 D 觸發(fā)器是現(xiàn)代數(shù)字系統(tǒng)中最基本的時(shí)序單 元和低層元件，許多功能電路都有其構(gòu)成， D 觸發(fā)器因不同的應(yīng)用場(chǎng)合的設(shè)計(jì)是十分必要的。本設(shè)計(jì)中的 D 觸發(fā)器為帶有異步 30 清零功能的 D 觸發(fā)器。當(dāng)復(fù)位信號(hào) RESET 為低電平時(shí)， D 觸發(fā)器的輸出端 Q 和 Qb 分別輸出邏輯 0 和 1，與其他輸出無(wú)關(guān)。當(dāng)復(fù)位信號(hào) RESET 為高電平時(shí)，每當(dāng)時(shí)鐘輸入CLK 有一個(gè)上升沿時(shí)，輸出端 Q 便轉(zhuǎn)換為與輸入信號(hào) D 相同的邏輯值，輸出端 Qb 的值始終與 Q 端相反。 D 觸發(fā)器真值表如表 42 所示： 表 42 D 觸發(fā)器真值表 RESET D CLK Q Qb 0 X ↑ 0 1 1 X ↑ X X 其工作波形如圖 所示： 圖 D 觸發(fā)器工作波形圖 D 觸發(fā)器邏輯符號(hào)如圖 所示： 圖 D 觸發(fā)器邏輯符號(hào)圖 D 觸發(fā)器硬件描述語(yǔ)言 VHDL語(yǔ)言描述見附錄 C（ 1）。 31 32 位計(jì)數(shù)器 計(jì)數(shù)器就是指能夠記憶時(shí)鐘信號(hào)脈沖個(gè)數(shù)的時(shí)序邏輯電路，它是數(shù)字電路中應(yīng) 用極其廣泛的一種基本邏輯單元，不僅能用于對(duì)時(shí)鐘脈沖計(jì)數(shù)，還可以用于分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等。 本設(shè)計(jì)用到的兩個(gè) 32 位計(jì)數(shù)器分別用于計(jì)標(biāo)準(zhǔn)頻率信號(hào)和被測(cè)頻率信號(hào)的周期數(shù)。計(jì)數(shù)器是以二進(jìn)制數(shù)據(jù)的形式計(jì)數(shù)，由于標(biāo)準(zhǔn)頻率信號(hào)的頻率為 40MHz，為了提高測(cè)量精度，因此將計(jì)數(shù)器的位數(shù)設(shè)為 32 位。在計(jì)數(shù)器使能端 ENA 為高電平有效的情況下，每當(dāng)被測(cè)頻率信號(hào) CLR 有一個(gè)上升沿到達(dá)時(shí)，計(jì)數(shù)器的值便加 1，直至使能端 ENA 變?yōu)榈碗娖健?CLR 信號(hào)為低電平時(shí)，計(jì)數(shù)器的值清零。 Q[31..0]顯示的數(shù)值即為計(jì) 數(shù)器的計(jì)數(shù)值， Q[31..0]引腳的作用是將計(jì)數(shù)器的值送到 MUX648 多路選擇器以便單片機(jī)將計(jì)數(shù)值讀入。 32 位計(jì)數(shù)器工作波形圖如圖 所示： 圖 32 位計(jì)數(shù)器工作波形圖 32 位計(jì)數(shù)器的邏輯符號(hào)如圖 所示： 圖 32 位計(jì)數(shù)器的邏輯符號(hào) 32 位計(jì)數(shù)器的硬件描述語(yǔ)言 VHDL語(yǔ)言描述見附錄 C(2)。 32 MUX648 多路選擇器 因?yàn)閱纹瑱C(jī)的數(shù)據(jù)總線有限，不可能一次性將兩個(gè)計(jì)數(shù)器的值讀入。 MUX648 多路選擇器的作用就是將兩個(gè)計(jì)數(shù)器的 64 位計(jì)數(shù)值暫時(shí)存儲(chǔ)，然后在單片機(jī)發(fā)出的 選擇信號(hào)sel2~sel0 的控制下分 8 次將計(jì)數(shù)值讀入。 MUX648 多路選擇器的波形圖如圖 所示： 圖 MUX648 多路選擇器的波形圖 MUX648 多路選擇器的邏輯符號(hào)圖如圖 所示： 圖 MUX648 多路選擇器的邏輯符號(hào)圖 MUX648 多路選擇器硬件描述語(yǔ)言 VHDL語(yǔ)言描述見附錄 C(3)。 MUX21 選擇器 MUX21 選擇器芯片的功能是在選擇信號(hào) S 的控制下輸出端 Z 輸出不同的信號(hào)。當(dāng)S 為邏輯 1 時(shí)輸出端與輸入信號(hào) B 相同，當(dāng) S 為邏輯 0 時(shí)，輸出信號(hào) Z 與輸入信 號(hào) A 相同，其工作波形圖如圖 所示 。 MUX21 選擇器硬件描述語(yǔ)言 VHDL描述語(yǔ)言見附錄 C(4)。 33 圖 MUX21 選擇器工作波形圖 時(shí)鐘發(fā)生器 時(shí)鐘發(fā)生器即分頻器，它的作用是將頻率較高的信號(hào)轉(zhuǎn)換為用戶所需的低頻信號(hào)，實(shí)質(zhì)就是一個(gè)計(jì)數(shù)器。每當(dāng)輸入時(shí)鐘的上升沿到達(dá)時(shí)，計(jì)數(shù)器的值 CNT 便加 1，在計(jì)數(shù)器計(jì)數(shù)值為一半時(shí)輸出信號(hào)取反，當(dāng)計(jì)數(shù)器計(jì)數(shù)滿時(shí)輸出信號(hào)再次取反，計(jì)數(shù)器每計(jì)數(shù)滿一次就是用戶所需低頻信號(hào)的一個(gè)周期。時(shí)鐘發(fā)生器的波形圖如圖 所示。 圖 時(shí)鐘發(fā)生器的波形圖 時(shí)鐘發(fā)生器硬件描述語(yǔ)言 VHDL語(yǔ)言描述見附錄 C(5)。 單片機(jī)主控電路 單片機(jī)測(cè)頻控制電路附錄圖所示，由單片機(jī)控制 FPGA 完成整個(gè)系統(tǒng)的電路測(cè)試、數(shù)據(jù)處理和顯示輸出等各種功能。單片機(jī)引腳分配如下： ⑴ sel2~sel0:單片機(jī)的數(shù)據(jù)總線為 8 位，但是系統(tǒng)的兩個(gè)計(jì)數(shù)器的總位數(shù)為 64 位，因此單片機(jī)需要分 8 次將計(jì)數(shù)器的結(jié)果讀入。 sel[2..0]引腳的作用就是控制多路通道的數(shù)據(jù)選擇。當(dāng) sel 分別為“ 000”、“ 001”、“ 010”、“ 011”時(shí) ，由低 8 位到高 8 位讀取標(biāo)準(zhǔn)頻率 34 計(jì)數(shù)值；當(dāng) sel 分別為“ 100”、“ 101”、“ 110”、“ 111”時(shí)，由低 8 位到高 8 位讀取被測(cè)頻率計(jì)數(shù)值。 sel2~sel0 分別接單片機(jī) P2 口的 4 引腳。 ⑵ spul:此引腳的作用是控制系統(tǒng)選擇