【正文】 時鐘發(fā)生器的波形圖如圖 所示。 D 觸發(fā)器真值表如表 42 所示： 表 42 D 觸發(fā)器真值表 RESET D CLK Q Qb 0 X ↑ 0 1 1 X ↑ X X 其工作波形如圖 所示： 圖 D 觸發(fā)器工作波形圖 D 觸發(fā)器邏輯符號如圖 所示： 圖 D 觸發(fā)器邏輯符號圖 D 觸發(fā)器硬件描述語言 VHDL語言描述見附錄 C（ 1）。 測頻模塊的波形圖如圖 所示， CLR 為低電平時，計數(shù)器使能端 BENA 為低電平，測頻電路不工作。在單片機發(fā)出的 sel2~sel0 控制下通過 data7~data0 分 8 次將計數(shù)器的計數(shù)值讀入單片機 [8]?？紤]到提高單片機 IO 口的利用率，降低編程復(fù)雜 性，提高單片機的計算速度以及降低數(shù)碼顯示器對主系統(tǒng)的干擾，采用串行靜態(tài)顯示方式。鍵盤譯碼電路的 k[0..2]用于向單片機輸入鍵值。 ⑹ VHDL 語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。Vision2集成開發(fā)環(huán)境是 Keil Software， Inc/Keil Elektronik GmbH開發(fā)的基于 80C51內(nèi)核的微處理器軟件開發(fā)平臺，內(nèi)嵌多種符合當(dāng)前工業(yè)標(biāo)準(zhǔn)的開發(fā)工具，可以完成從工程建立到管理、編譯、連接、目標(biāo)代碼的生成、軟件仿真和硬件仿真等完整的開發(fā)流程。 ⑵ 設(shè)計與結(jié)構(gòu)無關(guān)。其具體性能特點如下： ⑴ 工業(yè)界第一種嵌入式 PLD 系列，具有在單個器件中系統(tǒng)集成的能力，具有實現(xiàn)宏函數(shù)的嵌入式陣列和實現(xiàn)普通功能的邏輯陣列。 FPGA 是 20 世紀(jì) 80 年代中期出現(xiàn)的可編程邏輯器件，其結(jié)構(gòu)類似于掩膜可編程門陣列（ MPGA） ,它由許多獨立的可編程模塊構(gòu)成，用戶可以通過編程將這些模塊連接起來實現(xiàn)不同的設(shè)計。石晶振蕩和陶瓷振蕩都可以采用。當(dāng) P3 口寫入‘ 1’后，被內(nèi)部上拉為高電平，并用作輸入?，F(xiàn)在，只要擁有一臺計算機、一套相應(yīng)的 EDA 8 軟件和空白的可編程邏輯器件芯片，在實驗室里就可以完成數(shù)字系統(tǒng)的設(shè)計和生產(chǎn)。 標(biāo)準(zhǔn)頻率信號從 BZH 的時鐘輸入端 BCLK 輸入，設(shè)其頻率為 Fs；經(jīng)整形后的被測信號從與 BZH 相似的 32 位計數(shù)器 TF 的時鐘輸入端 TCLK 輸入，設(shè)其真實頻率為 Fxe,被測頻率為 Fx。 4 第二章 等精度數(shù)字頻率計測頻原理與設(shè)計方法 等精度數(shù)字頻率計測頻原理 數(shù)字頻率計的測頻方法簡介 目前數(shù)字頻率計的測頻方法可以有以下幾種實現(xiàn)方法： ⑴ 直接測量法 直接測量法是把頻率信號經(jīng)脈沖形成電路后加閘門的一個輸入端，只有在閘門開通時間 T（以秒計）內(nèi)，計數(shù)脈沖被送到十進制計數(shù)器進行計數(shù)。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。雖然單片機的發(fā)展與應(yīng)用改善了這一缺陷，但由于單片機本身也受到工作頻率及內(nèi)部計數(shù)器位數(shù)等因素的限制，所以無法在此領(lǐng)域取得突破性的進展。 題 目： 基于單片機與 FPGA 的等精度頻率計的設(shè)計 單片機部分 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計 說明書（畢業(yè) 論文 ） I 基于單片機與 FPGA的等精度頻率計的設(shè)計 單片機部分 摘 要 本設(shè)計 課題為基于單片機與 FPGA 的等精度頻率計的設(shè)計。隨著新型可編程邏輯器件 FPGA 技 術(shù)的發(fā)展，能夠?qū)⒋罅康倪壿嫻δ芗稍趩蝹€器件中，F(xiàn)PGA 根據(jù)不同的需要所提供的門數(shù)可以從幾百萬到上百萬門，從根本上解決了單片機的先天性不足。因此， FPGA 的使用非 常靈活。設(shè)計數(shù)器的值為 N， 由頻率定義可以計算得到被測信號頻率為： /F NT? （ 21） 經(jīng)分析，此種測量在低頻段的相對測量誤差較大。測頻原理說明如下： 測頻開始前，首先發(fā)出一個清零信號 CLR，使兩個計數(shù)器和 D 觸發(fā)器置零，同時通過信號 ENA 禁止兩個計數(shù)器計數(shù)。 9 第三章 主要芯片及設(shè)計工具簡介 主要芯片性能介紹 AT89C51 單片機性能介紹 圖 31 AT89C51 引腳圖 AT89C51是一個內(nèi)含 4K字節(jié)可編程可擦除的快閃存儲器 (Flash Memory)和 128個字 節(jié) RAM，低電壓，高性能 CMOS 結(jié)構(gòu)的 8 位單片機。 P3 口也可作為 AT89C51 的一些特殊功能。如采用外部時鐘源驅(qū)動器件， XTAL2 應(yīng)不接。 FPGA 兼容了 MPGA 和 PLD 兩者的優(yōu)點，因而具有更高的集成度、更強的邏輯實現(xiàn)能力和更好的設(shè)計靈活性。 ⑵ 高密度 具有 10000 到 250000 個可用門，高達 40960 位內(nèi)部 RAM。 MAX+plusⅡ支持 Altera 公司的多種 可編程邏輯 器件，提供了 工 業(yè)界真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。尤其 C編譯工具在產(chǎn)生代碼的準(zhǔn)確性和效率方面達到了較高的水平，而且可以附加靈活的控 制選項，在開發(fā)大型項目時非常理想。 VHDL 語言的語法規(guī)范、標(biāo)準(zhǔn)，可讀性強。由于單片機讀取鍵值的操作是通過外部中斷引起的，這樣在沒有鍵按下時， CPU就不會執(zhí)行掃描程序，提高了CPU工作的效率。八片首尾相連的 74LS164作為 LED 數(shù)碼管的靜態(tài)顯示鎖存器，芯片 74LS164 為 TTL 單向 8 位移位寄存器，可實現(xiàn)串行輸入，并行輸出。測量電路原理圖如圖 所示，測量電路波形圖如圖 所示。當(dāng) CLR 和 CL 均為高電平后，在隨后到來的 TCLK 上升沿使 BENA變?yōu)楦唠娖?，計?shù)器開始計數(shù)；當(dāng) CL便為低電平后，在隨后到來的 TCLK上升沿使 BENA變?yōu)榈碗娖?，計?shù)器停止計數(shù)，同時 START 引腳變?yōu)榈碗娖?，通知單片機計數(shù)已結(jié)束。 31 32 位計數(shù)器 計數(shù)器就是指能夠記憶時鐘信號脈沖個數(shù)的時序邏輯電路，它是數(shù)字電路中應(yīng) 用極其廣泛的一種基本邏輯單元，不僅能用于對時鐘脈沖計數(shù)，還可以用于分頻、定時、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進行數(shù)字運算等。 圖 時鐘發(fā)生器的波形圖 時鐘發(fā)生器硬件描述語言 VHDL語言描述見附錄 C(5)。每當(dāng)輸入時鐘的上升沿到達時，計數(shù)器的值 CNT 便加 1，在計數(shù)器計數(shù)值為一半時輸出信號取反，當(dāng)計數(shù)器計數(shù)滿時輸出信號再次取反，計數(shù)器每計數(shù)滿一次就是用戶所需低頻信號的一個周期。當(dāng)復(fù)位信號 RESET 為高電平時，每當(dāng)時鐘輸入CLK 有一個上升沿時，輸出端 Q 便轉(zhuǎn)換為與輸入信號 D 相同的邏輯值，輸出端 Qb 的值始終與 Q 端相反。 設(shè)標(biāo)準(zhǔn)信號的頻率為 Fs,被測信號的頻率為 Fx，在一次預(yù)置門控時間內(nèi)，對被測信號的計數(shù)器為 Nx，對標(biāo)準(zhǔn)信號的計數(shù)值為 Ns，則下式成立： FsFx NxNs?? 28 (41) 兩計數(shù)器的計數(shù)周期 總是等于被測信號 TCLK 周期 的整數(shù)倍，這是確保 TCLK 在任何頻率下 測頻結(jié)果 都能 保持恒定精度的關(guān)鍵。同時 START 引腳變?yōu)榈碗娖接靡酝ㄖ獑纹瑱C計數(shù)結(jié)束。 在本設(shè)計中所采用的是共陰極 接法的 LED 數(shù)碼顯示器，其引腳排列如圖 所示： 圖 LED 數(shù)碼顯示管示意圖 22 顯示模塊 LED 數(shù)碼管顯示電路采用八片首尾相連的 74LS164 鎖存器和 8 個 LED 數(shù)碼管顯示測試結(jié)果。沒有按鍵按下時，鍵盤譯碼電路的 ky 為高電平；當(dāng)有按鍵按下時，鍵盤掃描譯碼電路在確定不是干擾后， ky 引腳變?yōu)榈碗娖?，向單片機發(fā)出中斷請求讀取鍵值，當(dāng)按鍵撤銷后，ky 恢復(fù)高電平。 ⑸ 易于 ASIC 移植。 C51與 ASM51相比，有如下 優(yōu) 點： 1. 對單 片機的指令系 統(tǒng) 不要求了解， 僅 要求 對 8051 的存 貯 器 結(jié)構(gòu) 有初步了解； 2. 寄存器分配、不同存 貯 器的 尋 址及 數(shù) 據(jù) 類 型等 細節(jié) 可由 編譯 器管理； 3. 程序有 規(guī) 范的 結(jié)構(gòu) ，可分成不同的函 數(shù) ， 這種 方式可使程序 結(jié)構(gòu) 化； 4. 具有 將 可 變 的 選擇與 特殊操作 組 合在一起的能力，改善了程序的可 讀 性； 5. 提供的 庫 包含 許 多 標(biāo) 準(zhǔn)子程序，具有 較 強的 數(shù) 據(jù) 處 理能力； 6. 由于具有方便的模 塊 化 編 程技 術(shù) ，使已 編 好程序可容易地移植 ； Keil C51 181。當(dāng)前 MAX+plusⅡ軟件提供與多種第三方 EDA 工具的接口。 FLEX10K 還具有多個低失真時鐘，以及時鐘鎖定和時鐘自舉鎖相環(huán)電路，內(nèi)部三態(tài)總線等特性。目前常用的可編程邏輯器件從結(jié)構(gòu)上可劃分為兩大類： CPLD 和現(xiàn)場可編程門陣列 FPGA。該反向放大器可以配置為片內(nèi)振蕩器。 P3 口： P3 口管腳是八個帶內(nèi)部上拉電阻的雙向 I/O 口，可驅(qū)動 4 個 TTL 門電流。 固 定 功 能 元 件電 子 系 統(tǒng)電 路 板 的 設(shè) 計電 子 系 統(tǒng)芯 片 設(shè) 計可 編 程 器 件 圖 22（ a）傳統(tǒng)設(shè)計方法 （ b）基于芯片設(shè)計方法 可編程邏輯器件和 EDA 技術(shù)給今天的硬件系統(tǒng)設(shè)計者提供了強有力的工具，使得電子系統(tǒng)的設(shè)計方法發(fā)生了質(zhì)的變化。 BZH 和 TF 模塊是兩個可控的 32位高速計數(shù)器， BENA 和 ENA 分別是它們的計數(shù)允許信號端，高電平有效。 本文分 6 章介紹了基于 FPGA 和單片機的等精度數(shù)字頻率計的設(shè)計原理、設(shè)計方法、開發(fā)步驟，并且對頻率計的測量結(jié)果和實際輸入頻率進行比較，分析了本設(shè)計影響測量精度的主要因素。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM 即可。 傳統(tǒng)的數(shù)字頻率計一般由分離元件搭接而成，其測量范圍、測量精度和測量速度都受到很大的限制。本 設(shè)計 以 AT89C51 單片機作為系統(tǒng)的主控部件，實現(xiàn)整個電路的信號控制、數(shù)據(jù)運算處理等功能；一片現(xiàn)場可編程邏輯器件 FPGA 芯片 FLEX EPF10K20RC2084 完成各種時序邏輯控制、計數(shù)功能。本課題所設(shè)計 的等精度數(shù)字頻率計不但集成度遠遠超過了以往的數(shù)字頻率計，而且在標(biāo) 準(zhǔn)頻率等外部條件的允許下，可以根據(jù)不同場合的精度要求，對硬件描述語言進行一定的改動，使系統(tǒng)在精度提高的同時，而不增加系統(tǒng)硬件，從而降低系統(tǒng)的整體造價。同時 EDA 開發(fā)工具的通用性、設(shè)計語言（本設(shè)計為 VHDL）的標(biāo)準(zhǔn)化以及設(shè)計過程幾乎與所用器件的硬件結(jié)構(gòu)無關(guān)，所以設(shè)計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，可以在很短的時間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計。增大 T 可以提高測量精度，但在低頻段仍不能滿足任務(wù)要求。這是一個初始化操作。采用 ATMEL 高密度非易失存儲器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的 MCS51 指令集和輸出管腳相兼容。如下表所示： 管腳 備選功能 P3. 0 RXD(串行輸入口 ) P3. 1 TXD(串行輸出口 ) (外部中斷 0) (外部中斷 1) P3. 4 T0(計時器 0 外部輸入 ) P3. 5 T1(計對器 1 外部輸入 ) P3. 6 (外部數(shù)據(jù)存儲器寫選通 ) P3. 7 〔外部數(shù)據(jù)存儲器讀選通 ) P3 口同時為快閃編程和編程校驗接收一些控制信號。由于輸入至內(nèi)部時鐘信號要通過一個二分頻觸發(fā)器，因此對外部時鐘信號的脈寬無任何要求，但必須保證脈沖的高低電平要求的寬度。 FPGA 具有掩膜可編程門陣列（ MPGA）的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列組成，并由可編程的互連資源連接這些邏輯功能塊以及相應(yīng)的輸入 /輸出單元來實現(xiàn)不同的設(shè)計。 ⑶ 系統(tǒng)級特點 支持多電壓 I/O 接口；低功耗，維持狀態(tài)時電流小于 ，遵守 PCI總線規(guī)定；內(nèi)置 JTAG 邊界掃描測試電路 ；器件采用先進 SRAM 工藝制造；通過外部EPROM、集成控制器或 JTAG 接口電路實現(xiàn)電路可重構(gòu)（ ICR）；時鐘鎖定和時鐘自舉有助于減少時鐘延遲 /變形和對時鐘進行倍頻；器件內(nèi)低變形時鐘樹形分布；所有器件都經(jīng)過 100%的性能測試。 ⑶ 可在多種平臺上運行。 Keil C51集成開發(fā)環(huán)境的主要功能有以下幾點： ? 181。用 VHDL語言書寫的代碼文件既是程序，又是文檔；既是設(shè)計人員進行設(shè)計成果交流的交流文件，也可以作為合約簽約者之間的合同文本。鍵盤接口電路如圖 所示。其中 A、 B(第 2管腳 )為串行數(shù)據(jù)輸入端， 2個引腳按邏輯與運算規(guī)律輸入信號，公用一個輸入信號時可并接，本次設(shè)計中將其接到 AT89C51 的 RxD 端，CLK(第 8管腳 )為時鐘輸入端，連接到 AT89C51 的 TxD 端。 25 圖 測量電路原理圖 圖 測量電路波形圖 測量與自校選擇電路 測頻與自校選擇電路采用的是圖形輸入方式，其原理圖如圖 所示。在單片機發(fā)出的 sel2~sel0 控制下通過 data7~data0 分 8 次將計數(shù)器的計數(shù)值讀 入單片機。 本設(shè)計用到的兩個 32 位計數(shù)器分別用于計標(biāo)準(zhǔn)頻率信號和被測頻率信號的周期數(shù)。 單片