【正文】 k，125 KHZ 的輸出頻率 freq125k，31250HZ 的輸出頻 freq31250，7812HZ 的輸出頻率 freq7812，1953HZ 的輸出頻率 freq1953，488HZ 的輸出頻率 freq488，1HZ 的輸出頻率 freq1。 測頻控制信號產生器控制模塊的作用是產生測頻所需要的各種控制信號?？刂菩盘柕臉藴瘦斎霑r鐘為1HZ,每兩個時鐘周期進行一次頻率測量。該模塊產生的 3 個控制信號，分別為TSTEN,LOAD, 信號用于在每次測量開始時，對計數器進行復位，以清除上次測量的結果，該復位信號高電平有效，持續(xù)半個時鐘周期的時間。TSTEN為計數允許信號，在 TSTEN 信號的上升沿時刻計數模塊開始對輸入信號的頻率進行測量，測量時間恰為一個時鐘周期(正好為單位時間 1s)，在此時間里被測信號的脈沖數進行計數，即為信號的頻率。然后將值鎖存，并送到數碼管顯示出來。設置鎖存器的好處是使顯示的數據穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。在每一次測量開始時，都必須重新對計數器清 0[7]。測頻控制產生器如圖 ，圖中 CLK 接 CNT 的 FREQ1 的 1HZ 的信號，TSTEN 為計數允許信號，接計數器 CNT10 的 ENA，CLR_CNT 信號用于在每次測量開始時，對計數器進行復位，接計數器 CNT10 的 CLR，LOAD 接鎖存器的 LOAD。CLK TSTENCLR_CNTLOADTESTCTLinst圖 TESTCTL 的封裝圖測頻控制信號發(fā)生器 TESTCTL 的工作時序圖，控制模塊的幾個控制信號的時序關系圖如圖 所示。 TESTCTL的時序仿真圖從圖中可看出，計數使能信號 TSTEN 在 1s 的高電平后，利用其反相值的上跳沿產生一個鎖存信號 LOAD,隨后產生清 0 信號上跳沿 CLR_CNT。為了產生這個時序圖需首先建立一個由 D 觸發(fā)器構成的二分頻器，在每次時鐘 CLK 上升沿到來時令其翻轉。其中，控制信號時鐘 clk 的頻率取 1HZ，而信號 TSTEN 的脈寬恰好為 1s，可以用作閘門信號。此時，根據測頻的時序要求，可得出信號 LOAD 和 CLR_CNT 的邏輯描述。由圖可知，在計數完成后，計數使能信號 TETEN 在 1s 的高電平后，利用其反相值的上跳沿產生一個鎖存信號 LOAD, 后，CLR_CNT 產生一個請零信號上跳沿。 鎖存器鎖存器模塊也是必不可少的，測量模塊測量完成后，在load信號的上升沿時刻將測量值鎖存到寄存器中，然后輸出到顯示模塊。鎖存器是起數據保持的作用，它將會把數據保存到下次觸發(fā)或復位。主要是主從觸發(fā)器組成的。用于存儲數據來進行交換，使數據穩(wěn)定下來保持一段時間不變化，直到新的數據將其替換。，圖中LOAD接控制測頻產生器TESTCTL的LOAD，而DIN[31..0]接計數器CNT10 的CQ[3..0] ，DOUT[31..0]接顯示器display的in端。LOADDIN[31..0]DOUT[31..0]REG32Binst REG32B的封裝圖32 位鎖存器 REG32B 的工作時序圖如圖 。圖 REG32B 的時序仿真圖本程序是用來實現鎖存器模塊的功能，但它的程序相當簡單，在鎖存信號 load 的上升沿到來時，鎖存器將測量值鎖存到寄存器，然后輸出到顯示模塊。但從仿真圖 中可以明顯的看出，鎖存輸出并不是立即進行的，而是經歷了一個短暫的延時，這是由于硬件引起的。 十進制計數器計數器模塊是由 8 個帶有異步清零端，進位信號輸出的模為 10 的計數模塊級連而成。通過() 進行元件例化實現。此十進制計數器的特殊之處是，有一時鐘使能輸入端 ENA，用于鎖定計數器。當高電平計數允許，低電平時計數禁止。計數器模塊用于對輸入信號的脈沖進行計數，該模塊必須有計數允許、異步清零等端口，以便于控制模塊對其進行控制。CNT10 的封裝如圖 ，其中 CLR 為復位接 TESTCTL 的 CLR_CNT 端，ENA接 TESTCTL 的 TSTEN 端， CQ[3..0]接鎖存器的 DOUT[31..0]端。CLKCLRENACQ[3..0]CARRY_OUTCNT10inst圖 CNT10 的封裝圖。圖 CNT10 的時序仿真圖此程序模塊實現的功能是帶使能端的 10 進制計數。程序要求只有當使能端信號為高電平時計數器才能正常工作，每個時鐘的上升沿到來時計數器加 1，因為這里要實現的是 10 進制計數，所以當計數到 10 時計數器清零，同時產生進位信號，這里的進位信號僅為一個脈沖信號，一旦計數從 10 變?yōu)?1，脈沖信號立即變?yōu)榈碗娖健Ｍ瑫r該計數器也應帶有清零信號，一旦清零信號為高電平，計數器立即清零。 顯示模塊 顯示模塊設計LED有段碼和位碼之分，所謂段碼就是讓LED 顯示出八位數據，一般情況下要通過一個譯碼電路，將輸入的4位2進制數轉換為與LED 顯示對應的8位段碼。位碼也就是LED的顯示使能端，對于共陰級的LED 而言，低電平使能，在本設計中設計了一個 3位的循環(huán)計數器，將計數結果輸入到譯碼器，譯碼結果輸出即可依次使能每個LED。例如：要讓8個LED 同時工作顯示數據，就是要不停的循環(huán)掃描每一個LED ，并在使能每一個LED的同時，輸入所需顯示的數據對應的8位段碼。雖然8個LED 是依次顯示，但是受視覺分辨率的影響，看到的現象是8個LED同時工作。display 模塊的頂層圖如下所示。CNT計數產生掃描信號（位碼），LED模塊用于查表產生LED 段碼輸出。圖中in0~in7接鎖存器的DOUT[31..0]端。in7[3..0]in6[3..0]in5[3..0]in4[3..0]in3[3..0]in2[3..0]in1[3..0]in0[3..0]clklout7[6..0]SEL[2..0]displayinst display的封裝圖display 工作時序圖如下圖 。圖 disply 工作時序圖用 8 個 LED 將待測頻率顯示出來，將通過十進制計數器的時鐘信號 CLK，輸出為時鐘信號計數譯碼后的顯示驅動端，在八段 LED 譯碼為對應的八段二進制編碼，并由數碼顯示器顯示出來。圖 中為相應二進制編碼與相對應的屏顯數字。 顯示電路圖 display 硬件結構圖此部分如圖 ，圖中主要由 0~7 循環(huán)累加器、38 譯碼器、BCD7 段顯示譯碼器、8 選 1 多路數據開關和 8 個 LED 顯示器組成的掃描數碼顯示器。 譯碼器74138 譯碼器作為數據分配器的功能表如表 1 所示。表 1 74LS138 編碼器作為數據分配器的功能表輸入 輸出EN1 EN2B EN2A C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 X X X X 1 1 1 1 1 1 1 1 1 0 D 0 0 0 D 1 1 1 1 1 1 1 1 0 D 0 0 1 1 D 1 1 1 1 1 1 1 0 D 0 1 0 1 1 D 1 1 1 1 1 1 0 D 0 1 1 1 1 1 D 1 1 1 1 1 0 D 1 0 0 1 1 1 1 D 1 1 1 1 0 D 1 0 1 1 1 1 1 1 D 1 1 1 0 D 1 1 0 1 1 1 1 1 1 D 1 1 0 D 1 1 1 1 1 1 1 1 1 1 D 74LS138 的 3 個譯碼輸入 C、B、A 用做數據分配器的地址輸入， 8 個輸出 Y0~Y7用做 8 路數據輸出，3 個輸入控制端中的 EN2A 用做數據輸入端，EN 2B 接地，EN1 用做使能端 [6]。當 EN1=1，允許數據分配，若需要將輸入數據轉送至輸出端 Y2，地址輸入應為 CBA=010，由功能表可得 : (31)212 2()ABAYGCG????而其余輸出端均為高電平。因此，當地址 CBA=010 時，只有輸出端 Y2 得到與輸入相同的數據波形。 本章小結本章介紹了頻率計的各個軟件組成模塊，通過運用 QUARTUS Ⅱ集成開發(fā)環(huán)境對各功能模塊進行編輯、綜合、波形仿真，對各功能模塊的的仿真圖，及其仿真功能做了基本講解，對本設計的實現起到了主要作用。結 論本設計對等精度頻率計進行了系統(tǒng)的設計。首先介紹了頻率測量的一般方法，著重介紹等精度測頻原理并進行了誤差分析，利用等精度測量原理，通過 FPGA 運用VHDL 編程，利用 FPGA(現場可編程門陣列)芯片設計了一個 8 位數字式等精度頻率計，該頻率計的測量范圍為 0100MHZ,利用 QUARTUS Ⅱ集成開發(fā)環(huán)境進行編輯、綜合、波形仿真，并下載到 CPLD 器件中，經實際電路測試，仿真和實驗結果表明，該頻率計有較高的實用性和可靠性，達到預期的結果。和傳統(tǒng)的頻率計相比，利用FPGA 設計的頻率計簡化了電路板設計，提高了系統(tǒng)設計的實用性和可靠性，實現數字系統(tǒng)的軟件化，這也是數字邏輯設計的趨勢。本次畢業(yè)設計中，我除了對相關的專業(yè)知識以及相關的實驗操作進行了回顧，還有許多其他的收獲，比如在繪制論文中所需要的相關的電路圖的過程中，我還學會使用word 繪圖，這次畢業(yè)設計不但讓我對本專業(yè)的相關基礎知識進行了很好的復習，還對原由書本上的知識進行了拓展和延伸，畢業(yè)設計不但鍛煉了我的動手能力，也鍛煉了我處理問題的能力，并且學會了許多新的知識。致 謝通過兩個多月的努力，參閱了大量的文獻、專著、和資料，才使我有了較為清晰的思路來完成本課題的設計。設計也引用了其中的部分內容，在此，對這些文獻、專著和資料的作者和編著們表示感謝。在這里同時也要感謝指導老師吳蓉老師，由于對以前所學知識的遺忘，我在最初的一個星期里總是不知道該怎么入手，正是有了吳蓉老師的指點我的畢業(yè)設計才得以順利進行。而且在整個論文的撰寫過程中出現的問題吳蓉老師也給予了及時的指正，最后我的論文才得以順利完成。在論文的撰寫和設計模塊的仿真過程中，我也得到了很多同學和朋友的幫助與支持，在這里一并表示感謝。同時，也向我的家人致以真心的謝意!他們在我的大學階段中給予我的一切是無法用言語來表達的。最后，衷心感謝各位評閱老師!感謝您們在百忙之中參與我的論文評閱工作。謝謝! 參考文獻[1] 王紫婷，吳蓉，張彩珍， ：蘭州大學出版社， 2022 年 4 月[2] 譚會生, 技術及應用 .西安：西安電子科技大學出版社， 2022 年 4 月[3] 林敏, :電子工業(yè)出版社，2022 年 1 月[4] 李國洪, EDA : 機械工業(yè)出版社，2022 年 7 月[5] :電子科技大學出版社,2022 年 2 月[6] ,1995 年 6 月[7] 潘松， :電子科技大學出版社， 1999 年 12 月[8] 胡乾斌,李光斌,李玲, .武漢：華中科技大學出版社，2022 年 2 月[9] ：電子工業(yè)出版社， 2022 年 10 月[10]（美）Peter ．葛紅，黃河，吳繼明（譯） ．VHDL 設計指南．北京：機械工業(yè)出版社，2022 年 6 月 附錄一 頻率計頂層文件clk freq1freq488freq1953freq7812freq31250freq125kfreq500ktinstCLKCLRENACQ[3..0]CARRY_OUTCNT10inst1CLKCLRENACQ[3..0]CARRY_OUTCNT10inst2CLKCLRENACQ[3..0]CARRY_OUTCNT10inst3CLKCLRENACQ[3..0]CARRY_OUTCNT10inst4CLKCLRENACQ[3..0]CARRY_OUTCNT10inst5CLKCLRENACQ[3..0]CARRY_OUTCNT10inst6CLKCLRENACQ[3..0]CARRY_OUTCNT10inst7CLKCLRENACQ[3..0]CARRY_OUTCNT10inst8in7[3..0]in6[3..0]in5[3..0]in4[3..0]in3[3..0]in2[3..0]in1[3..0]in0[3..0]clklout7[6..0]SEL[2