【正文】 k，125 KHZ 的輸出頻率 freq125k，31250HZ 的輸出頻 freq31250，7812HZ 的輸出頻率 freq7812，1953HZ 的輸出頻率 freq1953，488HZ 的輸出頻率 freq488，1HZ 的輸出頻率 freq1。 測頻控制信號產(chǎn)生器控制模塊的作用是產(chǎn)生測頻所需要的各種控制信號?？刂菩盘柕臉?biāo)準(zhǔn)輸入時(shí)鐘為1HZ,每兩個(gè)時(shí)鐘周期進(jìn)行一次頻率測量。該模塊產(chǎn)生的 3 個(gè)控制信號，分別為TSTEN,LOAD, 信號用于在每次測量開始時(shí)，對計(jì)數(shù)器進(jìn)行復(fù)位，以清除上次測量的結(jié)果，該復(fù)位信號高電平有效，持續(xù)半個(gè)時(shí)鐘周期的時(shí)間。TSTEN為計(jì)數(shù)允許信號，在 TSTEN 信號的上升沿時(shí)刻計(jì)數(shù)模塊開始對輸入信號的頻率進(jìn)行測量，測量時(shí)間恰為一個(gè)時(shí)鐘周期(正好為單位時(shí)間 1s)，在此時(shí)間里被測信號的脈沖數(shù)進(jìn)行計(jì)數(shù)，即為信號的頻率。然后將值鎖存，并送到數(shù)碼管顯示出來。設(shè)置鎖存器的好處是使顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。在每一次測量開始時(shí)，都必須重新對計(jì)數(shù)器清 0[7]。測頻控制產(chǎn)生器如圖 ，圖中 CLK 接 CNT 的 FREQ1 的 1HZ 的信號，TSTEN 為計(jì)數(shù)允許信號，接計(jì)數(shù)器 CNT10 的 ENA，CLR_CNT 信號用于在每次測量開始時(shí)，對計(jì)數(shù)器進(jìn)行復(fù)位，接計(jì)數(shù)器 CNT10 的 CLR，LOAD 接鎖存器的 LOAD。CLK TSTENCLR_CNTLOADTESTCTLinst圖 TESTCTL 的封裝圖測頻控制信號發(fā)生器 TESTCTL 的工作時(shí)序圖，控制模塊的幾個(gè)控制信號的時(shí)序關(guān)系圖如圖 所示。 TESTCTL的時(shí)序仿真圖從圖中可看出，計(jì)數(shù)使能信號 TSTEN 在 1s 的高電平后，利用其反相值的上跳沿產(chǎn)生一個(gè)鎖存信號 LOAD,隨后產(chǎn)生清 0 信號上跳沿 CLR_CNT。為了產(chǎn)生這個(gè)時(shí)序圖需首先建立一個(gè)由 D 觸發(fā)器構(gòu)成的二分頻器，在每次時(shí)鐘 CLK 上升沿到來時(shí)令其翻轉(zhuǎn)。其中，控制信號時(shí)鐘 clk 的頻率取 1HZ，而信號 TSTEN 的脈寬恰好為 1s，可以用作閘門信號。此時(shí)，根據(jù)測頻的時(shí)序要求，可得出信號 LOAD 和 CLR_CNT 的邏輯描述。由圖可知，在計(jì)數(shù)完成后，計(jì)數(shù)使能信號 TETEN 在 1s 的高電平后，利用其反相值的上跳沿產(chǎn)生一個(gè)鎖存信號 LOAD, 后，CLR_CNT 產(chǎn)生一個(gè)請零信號上跳沿。 鎖存器鎖存器模塊也是必不可少的，測量模塊測量完成后，在load信號的上升沿時(shí)刻將測量值鎖存到寄存器中，然后輸出到顯示模塊。鎖存器是起數(shù)據(jù)保持的作用，它將會把數(shù)據(jù)保存到下次觸發(fā)或復(fù)位。主要是主從觸發(fā)器組成的。用于存儲數(shù)據(jù)來進(jìn)行交換，使數(shù)據(jù)穩(wěn)定下來保持一段時(shí)間不變化，直到新的數(shù)據(jù)將其替換。，圖中LOAD接控制測頻產(chǎn)生器TESTCTL的LOAD，而DIN[31..0]接計(jì)數(shù)器CNT10 的CQ[3..0] ，DOUT[31..0]接顯示器display的in端。LOADDIN[31..0]DOUT[31..0]REG32Binst REG32B的封裝圖32 位鎖存器 REG32B 的工作時(shí)序圖如圖 。圖 REG32B 的時(shí)序仿真圖本程序是用來實(shí)現(xiàn)鎖存器模塊的功能，但它的程序相當(dāng)簡單，在鎖存信號 load 的上升沿到來時(shí)，鎖存器將測量值鎖存到寄存器，然后輸出到顯示模塊。但從仿真圖 中可以明顯的看出，鎖存輸出并不是立即進(jìn)行的，而是經(jīng)歷了一個(gè)短暫的延時(shí)，這是由于硬件引起的。 十進(jìn)制計(jì)數(shù)器計(jì)數(shù)器模塊是由 8 個(gè)帶有異步清零端，進(jìn)位信號輸出的模為 10 的計(jì)數(shù)模塊級連而成。通過() 進(jìn)行元件例化實(shí)現(xiàn)。此十進(jìn)制計(jì)數(shù)器的特殊之處是，有一時(shí)鐘使能輸入端 ENA，用于鎖定計(jì)數(shù)器。當(dāng)高電平計(jì)數(shù)允許，低電平時(shí)計(jì)數(shù)禁止。計(jì)數(shù)器模塊用于對輸入信號的脈沖進(jìn)行計(jì)數(shù)，該模塊必須有計(jì)數(shù)允許、異步清零等端口，以便于控制模塊對其進(jìn)行控制。CNT10 的封裝如圖 ，其中 CLR 為復(fù)位接 TESTCTL 的 CLR_CNT 端，ENA接 TESTCTL 的 TSTEN 端， CQ[3..0]接鎖存器的 DOUT[31..0]端。CLKCLRENACQ[3..0]CARRY_OUTCNT10inst圖 CNT10 的封裝圖。圖 CNT10 的時(shí)序仿真圖此程序模塊實(shí)現(xiàn)的功能是帶使能端的 10 進(jìn)制計(jì)數(shù)。程序要求只有當(dāng)使能端信號為高電平時(shí)計(jì)數(shù)器才能正常工作，每個(gè)時(shí)鐘的上升沿到來時(shí)計(jì)數(shù)器加 1，因?yàn)檫@里要實(shí)現(xiàn)的是 10 進(jìn)制計(jì)數(shù)，所以當(dāng)計(jì)數(shù)到 10 時(shí)計(jì)數(shù)器清零，同時(shí)產(chǎn)生進(jìn)位信號，這里的進(jìn)位信號僅為一個(gè)脈沖信號，一旦計(jì)數(shù)從 10 變?yōu)?1，脈沖信號立即變?yōu)榈碗娖?。同時(shí)該計(jì)數(shù)器也應(yīng)帶有清零信號，一旦清零信號為高電平，計(jì)數(shù)器立即清零。 顯示模塊 顯示模塊設(shè)計(jì)LED有段碼和位碼之分，所謂段碼就是讓LED 顯示出八位數(shù)據(jù)，一般情況下要通過一個(gè)譯碼電路，將輸入的4位2進(jìn)制數(shù)轉(zhuǎn)換為與LED 顯示對應(yīng)的8位段碼。位碼也就是LED的顯示使能端，對于共陰級的LED 而言，低電平使能，在本設(shè)計(jì)中設(shè)計(jì)了一個(gè) 3位的循環(huán)計(jì)數(shù)器，將計(jì)數(shù)結(jié)果輸入到譯碼器，譯碼結(jié)果輸出即可依次使能每個(gè)LED。例如：要讓8個(gè)LED 同時(shí)工作顯示數(shù)據(jù)，就是要不停的循環(huán)掃描每一個(gè)LED ，并在使能每一個(gè)LED的同時(shí)，輸入所需顯示的數(shù)據(jù)對應(yīng)的8位段碼。雖然8個(gè)LED 是依次顯示，但是受視覺分辨率的影響，看到的現(xiàn)象是8個(gè)LED同時(shí)工作。display 模塊的頂層圖如下所示。CNT計(jì)數(shù)產(chǎn)生掃描信號（位碼），LED模塊用于查表產(chǎn)生LED 段碼輸出。圖中in0~in7接鎖存器的DOUT[31..0]端。in7[3..0]in6[3..0]in5[3..0]in4[3..0]in3[3..0]in2[3..0]in1[3..0]in0[3..0]clklout7[6..0]SEL[2..0]displayinst display的封裝圖display 工作時(shí)序圖如下圖 。圖 disply 工作時(shí)序圖用 8 個(gè) LED 將待測頻率顯示出來，將通過十進(jìn)制計(jì)數(shù)器的時(shí)鐘信號 CLK，輸出為時(shí)鐘信號計(jì)數(shù)譯碼后的顯示驅(qū)動端，在八段 LED 譯碼為對應(yīng)的八段二進(jìn)制編碼，并由數(shù)碼顯示器顯示出來。圖 中為相應(yīng)二進(jìn)制編碼與相對應(yīng)的屏顯數(shù)字。 顯示電路圖 display 硬件結(jié)構(gòu)圖此部分如圖 ，圖中主要由 0~7 循環(huán)累加器、38 譯碼器、BCD7 段顯示譯碼器、8 選 1 多路數(shù)據(jù)開關(guān)和 8 個(gè) LED 顯示器組成的掃描數(shù)碼顯示器。 譯碼器74138 譯碼器作為數(shù)據(jù)分配器的功能表如表 1 所示。表 1 74LS138 編碼器作為數(shù)據(jù)分配器的功能表輸入 輸出EN1 EN2B EN2A C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 X X X X 1 1 1 1 1 1 1 1 1 0 D 0 0 0 D 1 1 1 1 1 1 1 1 0 D 0 0 1 1 D 1 1 1 1 1 1 1 0 D 0 1 0 1 1 D 1 1 1 1 1 1 0 D 0 1 1 1 1 1 D 1 1 1 1 1 0 D 1 0 0 1 1 1 1 D 1 1 1 1 0 D 1 0 1 1 1 1 1 1 D 1 1 1 0 D 1 1 0 1 1 1 1 1 1 D 1 1 0 D 1 1 1 1 1 1 1 1 1 1 D 74LS138 的 3 個(gè)譯碼輸入 C、B、A 用做數(shù)據(jù)分配器的地址輸入， 8 個(gè)輸出 Y0~Y7用做 8 路數(shù)據(jù)輸出，3 個(gè)輸入控制端中的 EN2A 用做數(shù)據(jù)輸入端，EN 2B 接地，EN1 用做使能端 [6]。當(dāng) EN1=1，允許數(shù)據(jù)分配，若需要將輸入數(shù)據(jù)轉(zhuǎn)送至輸出端 Y2，地址輸入應(yīng)為 CBA=010，由功能表可得 : (31)212 2()ABAYGCG????而其余輸出端均為高電平。因此，當(dāng)?shù)刂?CBA=010 時(shí)，只有輸出端 Y2 得到與輸入相同的數(shù)據(jù)波形。 本章小結(jié)本章介紹了頻率計(jì)的各個(gè)軟件組成模塊，通過運(yùn)用 QUARTUS Ⅱ集成開發(fā)環(huán)境對各功能模塊進(jìn)行編輯、綜合、波形仿真，對各功能模塊的的仿真圖，及其仿真功能做了基本講解，對本設(shè)計(jì)的實(shí)現(xiàn)起到了主要作用。結(jié) 論本設(shè)計(jì)對等精度頻率計(jì)進(jìn)行了系統(tǒng)的設(shè)計(jì)。首先介紹了頻率測量的一般方法，著重介紹等精度測頻原理并進(jìn)行了誤差分析，利用等精度測量原理，通過 FPGA 運(yùn)用VHDL 編程，利用 FPGA(現(xiàn)場可編程門陣列)芯片設(shè)計(jì)了一個(gè) 8 位數(shù)字式等精度頻率計(jì)，該頻率計(jì)的測量范圍為 0100MHZ,利用 QUARTUS Ⅱ集成開發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到 CPLD 器件中，經(jīng)實(shí)際電路測試，仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計(jì)有較高的實(shí)用性和可靠性，達(dá)到預(yù)期的結(jié)果。和傳統(tǒng)的頻率計(jì)相比，利用FPGA 設(shè)計(jì)的頻率計(jì)簡化了電路板設(shè)計(jì)，提高了系統(tǒng)設(shè)計(jì)的實(shí)用性和可靠性，實(shí)現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設(shè)計(jì)的趨勢。本次畢業(yè)設(shè)計(jì)中，我除了對相關(guān)的專業(yè)知識以及相關(guān)的實(shí)驗(yàn)操作進(jìn)行了回顧，還有許多其他的收獲，比如在繪制論文中所需要的相關(guān)的電路圖的過程中，我還學(xué)會使用word 繪圖，這次畢業(yè)設(shè)計(jì)不但讓我對本專業(yè)的相關(guān)基礎(chǔ)知識進(jìn)行了很好的復(fù)習(xí)，還對原由書本上的知識進(jìn)行了拓展和延伸，畢業(yè)設(shè)計(jì)不但鍛煉了我的動手能力，也鍛煉了我處理問題的能力，并且學(xué)會了許多新的知識。致 謝通過兩個(gè)多月的努力，參閱了大量的文獻(xiàn)、專著、和資料，才使我有了較為清晰的思路來完成本課題的設(shè)計(jì)。設(shè)計(jì)也引用了其中的部分內(nèi)容，在此，對這些文獻(xiàn)、專著和資料的作者和編著們表示感謝。在這里同時(shí)也要感謝指導(dǎo)老師吳蓉老師，由于對以前所學(xué)知識的遺忘，我在最初的一個(gè)星期里總是不知道該怎么入手，正是有了吳蓉老師的指點(diǎn)我的畢業(yè)設(shè)計(jì)才得以順利進(jìn)行。而且在整個(gè)論文的撰寫過程中出現(xiàn)的問題吳蓉老師也給予了及時(shí)的指正，最后我的論文才得以順利完成。在論文的撰寫和設(shè)計(jì)模塊的仿真過程中，我也得到了很多同學(xué)和朋友的幫助與支持，在這里一并表示感謝。同時(shí)，也向我的家人致以真心的謝意!他們在我的大學(xué)階段中給予我的一切是無法用言語來表達(dá)的。最后，衷心感謝各位評閱老師!感謝您們在百忙之中參與我的論文評閱工作。謝謝! 參考文獻(xiàn)[1] 王紫婷，吳蓉，張彩珍， ：蘭州大學(xué)出版社， 2022 年 4 月[2] 譚會生, 技術(shù)及應(yīng)用 .西安：西安電子科技大學(xué)出版社， 2022 年 4 月[3] 林敏, :電子工業(yè)出版社，2022 年 1 月[4] 李國洪, EDA : 機(jī)械工業(yè)出版社，2022 年 7 月[5] :電子科技大學(xué)出版社,2022 年 2 月[6] ,1995 年 6 月[7] 潘松， :電子科技大學(xué)出版社， 1999 年 12 月[8] 胡乾斌,李光斌,李玲, .武漢：華中科技大學(xué)出版社，2022 年 2 月[9] ：電子工業(yè)出版社， 2022 年 10 月[10]（美）Peter ．葛紅，黃河，吳繼明（譯） ．VHDL 設(shè)計(jì)指南．北京：機(jī)械工業(yè)出版社，2022 年 6 月 附錄一 頻率計(jì)頂層文件clk freq1freq488freq1953freq7812freq31250freq125kfreq500ktinstCLKCLRENACQ[3..0]CARRY_OUTCNT10inst1CLKCLRENACQ[3..0]CARRY_OUTCNT10inst2CLKCLRENACQ[3..0]CARRY_OUTCNT10inst3CLKCLRENACQ[3..0]CARRY_OUTCNT10inst4CLKCLRENACQ[3..0]CARRY_OUTCNT10inst5CLKCLRENACQ[3..0]CARRY_OUTCNT10inst6CLKCLRENACQ[3..0]CARRY_OUTCNT10inst7CLKCLRENACQ[3..0]CARRY_OUTCNT10inst8in7[3..0]in6[3..0]in5[3..0]in4[3..0]in3[3..0]in2[3..0]in1[3..0]in0[3..0]clklout7[6..0]SEL[2