【正文】 間測量，速度測量，速度控制等，都涉及到頻率測量。 3. 詳細(xì)介紹了等精度頻率計(jì)的技術(shù)指標(biāo)及工作原理。從某種意義上說，新的電子系統(tǒng)運(yùn)轉(zhuǎn)的物理機(jī)制又將回到原來的純數(shù)字電路結(jié)構(gòu)，但卻是一種更高層次的循環(huán)，它在更高層次上容納了過去數(shù)字技術(shù)的優(yōu)秀部分，對(Micro Chip Unit ) MCU 系統(tǒng)是一種揚(yáng)棄，在電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成的整體上發(fā)生了質(zhì)的飛躍。 FPGA 以其不可替代的地位及伴隨而來的極具知識經(jīng)濟(jì)特征的 IP芯核產(chǎn)業(yè)的崛起，正越來越受到業(yè)內(nèi)人士的密切關(guān)注 [7]。其內(nèi)部資源是分段互聯(lián)的，因而延時(shí)不可預(yù)測，只有編程完畢后才能實(shí)際測量。編程方法分為在編程器上編程和用下載電纜編程。系統(tǒng)加電時(shí)將這些編程數(shù)據(jù)實(shí)時(shí)寫入可編程器件，從而實(shí)現(xiàn)板級或系統(tǒng)級的動態(tài)配置 [8]。在 +5 V工作電平下可隨時(shí)對正在工作的系統(tǒng)上的 FPGA 進(jìn)行全部或部分地在系統(tǒng)編程，并可進(jìn)行所謂菊花鏈?zhǔn)蕉嘈酒芯幊蹋瑢τ?SRAM 結(jié)構(gòu)的FPGA，其下載編程次數(shù)幾乎沒有限制 (如 Altera 公司的 FLEXIOK 系列 )。 FPGA 的時(shí)鐘延遲可達(dá)納秒級，結(jié)合其并行工作方式，在 超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面有非常廣闊的應(yīng)用前景。 (4).開發(fā)工具和設(shè)計(jì)語言標(biāo)準(zhǔn)化，開發(fā)周期短。由 于相應(yīng)的 EDA 軟件功能完善而強(qiáng)大，仿真方式便捷而實(shí)時(shí)，開發(fā)過程形象而 直觀，兼之硬件因素涉及甚少，因此可以 在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè) 計(jì)，這正是產(chǎn)品快速進(jìn)入市場的最寶貴的特征。目前， FPGA 可供選擇范圍很大，可根 據(jù)不同的應(yīng)用選用不同容量的芯片。這主要體現(xiàn)在以下幾點(diǎn) : (1).FPGA 設(shè)計(jì)軟件一般需要對電路進(jìn)行邏輯綜合優(yōu)化 (Logic Synthesis amp。 (2).FPGA一般采用查找表 (LUT)結(jié)構(gòu) (Xilinx), ANDOR結(jié)構(gòu) (Altera)或多路 選擇器結(jié)構(gòu) (Actel)，這些結(jié)構(gòu)的優(yōu)點(diǎn)是可編程性，缺點(diǎn)是時(shí)延過大，造成原 始設(shè)計(jì)中同步信號之間發(fā)生時(shí)序偏移。 (4).由于目標(biāo)系統(tǒng)的 PCB 板的修改代價(jià)很高，用戶一般希望能夠在固定引出端分配的前提下對電路進(jìn)行修改。但這種結(jié)構(gòu)要么利用率不 高，要么不完全符合設(shè)計(jì)者的需要。這種專用的硬件仿真系統(tǒng)利用軟硬件結(jié)合的方法，用 FPGA 數(shù)組實(shí)現(xiàn)了 ASIC 快速原型，接入系統(tǒng)進(jìn)行測試。設(shè)計(jì)者可以利用 HDL 程序來描述所希望的電路系統(tǒng)，規(guī) 定其結(jié)構(gòu)特征和電路的行為方式 。 早期仿真，在系統(tǒng)設(shè)計(jì)早期就可發(fā)現(xiàn)并排除存在的問題。本次設(shè)計(jì)選用的就 是 VHDL 語言， 7 下面將主要對 VHDL 語言進(jìn)行介紹。自 IEEE公布了 VHDL的標(biāo)準(zhǔn)版本 ((IEEE std 10761987 標(biāo)準(zhǔn) )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。 VHDL語言在硬件設(shè)計(jì)領(lǐng)域的作用將與 C 和 C++在軟件設(shè)計(jì)領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將成為數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中所有技術(shù)人員必須掌握的一種語言。 VDHL 語言 支持自上而 下 (Top_Down)的設(shè)計(jì)方法，它具有功能強(qiáng)大的語言結(jié)構(gòu)，可用簡潔明確的代碼 描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，可以支持同步電路、異步電路、以及其它隨 機(jī)電路的設(shè)計(jì)。 VHDL 語言具有多層次的設(shè)計(jì)描述功能，可以 系統(tǒng)的數(shù) 學(xué)模型直到門級電路，支持設(shè)計(jì)庫和可重復(fù)使用的組件生成，它支持 階層設(shè)計(jì)且提供模塊設(shè)計(jì)的創(chuàng)建。與工藝技術(shù)有關(guān)的參數(shù)可 通過 VHDL 提供的類屬加以描述，工藝改變時(shí)，只需修改相應(yīng)程序中的類屬參數(shù)即可。這意味著同一個(gè) VHDL 設(shè)計(jì)描述可以在 不同的設(shè)計(jì)項(xiàng)目中采用，方便了設(shè)計(jì)成果的設(shè)計(jì)和交流。當(dāng)產(chǎn)品 的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用 VHDL 進(jìn)行的設(shè)計(jì)可以很容易轉(zhuǎn)成用專用集成 電路 (ASIC)來實(shí)現(xiàn)，僅僅需要更換不同的庫重新進(jìn)行綜合。 QuartusII 在 21 世紀(jì)初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX+PLUSII 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。 QuartusII也可利用第三方的綜合工具。編譯器包括的功能模塊有分析 /綜合器（ Analsis amp。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。 QuartusII 編譯器支持的硬件描述語言有 VHDL(支持 VHDL’87 及 VHDL’97標(biāo)準(zhǔn) )、 Verilog HDL 及 AHDL(Altera HDL)。 QuartusII 作為目前 CPLD/FPGA 開發(fā)工具理想的綜合、仿真軟件，具有許多優(yōu)良的特性。 (2)支持的器件更多 除了支持 MAX3000、 MAX7000、 FLEX6000、 FLEX10KE、 ACEX1K 等MAX+PLUSII 已經(jīng)支持的器件外，還支持 PEX20K、 APEX20KE、 AREXII、EXCALIBURARM、 Mercury、 Stratix 等 MAX+PLUSII 下無法支持的大容量高性能的器件。 10 第 三 章 等精度頻率計(jì) 原理分析 引言 本章主要介紹數(shù)字頻率計(jì)的相關(guān)計(jì)數(shù)指標(biāo)，傳統(tǒng)的頻率測量方法和等精度測量方法，并且對等精度測量方法進(jìn)行誤差分析，從而與傳統(tǒng)頻率測量方法對比，得到等精度測量方法的優(yōu)勢所在。 （ 3）數(shù)字顯示位數(shù) 頻率計(jì)的數(shù)字顯示位數(shù)決定了頻率計(jì)的分辨率。 通過測量待測信號的周期并求其倒數(shù)， 需要有標(biāo)準(zhǔn)倍的頻率，在待測信號的一個(gè)周期內(nèi)，記錄標(biāo)準(zhǔn)頻率的周期數(shù)，這種方法的計(jì)數(shù)值會 產(chǎn)生 最大為 177。 由于閘門時(shí)間通常不是待測信號的整數(shù)倍， 這種方法的計(jì)數(shù)值也會產(chǎn)生 最大為 177。因此直接測頻法只適合測量頻率較高的信號，不能滿足在整個(gè)測量頻段內(nèi)的測量精度保持不變的要求。 本設(shè)計(jì)所采用的測頻方法就是等精度頻率測量法，下面我們將對等精度頻率測量法做進(jìn)一步介紹 。其測頻原理如圖 所示?？梢钥闯觯瑢?shí)際閘門時(shí)間 t與預(yù)置閘門時(shí)間 t1 并不嚴(yán)格相等，但差值不超過被測信號的一個(gè)周期。 CNT CNT2 同時(shí)對標(biāo)準(zhǔn)頻率信號和經(jīng)整形后的被測信號進(jìn)行計(jì)數(shù)，分別為 NS 與 NX。 圖 等精度測頻實(shí)現(xiàn)原理 圖 誤差分析 設(shè)在一次實(shí)際閘門時(shí)間 t 中計(jì)數(shù) 器對被測信號的計(jì)數(shù)值為 Nx，對標(biāo)準(zhǔn)信號 13 的計(jì)數(shù)值為 Ns。fs (34) 將式 (32)和 (34)代入式 (33)，并整理如式 (35)： δ=|ΔNs|/Ns≤1/Ns=1/(t 14 第 四 章 等精度數(shù)字頻率計(jì) IP 核的設(shè)計(jì) 等精度數(shù)字頻率計(jì)工作原理 圖 41等精度數(shù)字頻率計(jì)工作原理圖 等精度數(shù)字頻率計(jì)主要組成部分： （ 1）信號整形電路。 （ 3）單片機(jī)電路模塊。本模塊采用高頻穩(wěn)定度和高精度度的晶振作為標(biāo)準(zhǔn)頻率發(fā)生器，產(chǎn)生 100MHZ 的標(biāo)準(zhǔn)頻率信號直接進(jìn)入 FPGA?？梢杂?7 個(gè)數(shù)碼管顯示測試結(jié)果，最高可表達(dá)百萬分之一的精度。 標(biāo)準(zhǔn)頻率信號從 BZH 的時(shí)鐘輸入端 BCLK 輸入，設(shè)其頻率為 Fs；經(jīng)整形后的被測信號從與 BZH 相似的 32 為計(jì)數(shù)器 TF 的時(shí)鐘輸入端 TCLK 輸入，設(shè)其真實(shí)頻率值為 Fxe，被測頻率為 Fx。在此期間， BZH 和 TF 分別對唄測信號和標(biāo)準(zhǔn)信號同時(shí)計(jì)數(shù)。 (2) CLR/TRIG()：當(dāng) TF=0 時(shí)系統(tǒng)全清零功能；當(dāng) TF=1 時(shí) CLRTRIG 的上跳沿將啟動 CNT2，進(jìn)行脈寬測試計(jì)數(shù)。利用此功能可分別獲得脈寬和占空比數(shù)據(jù)。 圖 45測頻 \周期控制 模塊 18 DE N AQP R EC L RC L K2 ~0F I NC L K1EEN DC L K2ST A R TF SDCLRCLRCC L K1 ~01 圖 46測頻 \周期控制邏輯圖 測頻 \周期控制模塊仿真 圖 47 測頻 \周期控 制模塊仿真圖 頻率 \周期測量模塊 測頻常用方法 （ 1）直接測頻法：把被測頻率信號經(jīng)整形電路處理后加到閘門的一個(gè)輸入端，只有在閘門開通時(shí)間 T（以秒計(jì)）內(nèi)，被計(jì)數(shù)的脈沖送到十進(jìn)制計(jì)數(shù)器進(jìn)行計(jì)數(shù)。 （ 4）等精度測頻法 測周期常用方法 （ 1）直接周期測量法：用被測信號經(jīng)放大整形后形成的方波信號直接控制計(jì)數(shù)門控電路，使主門開放時(shí)間等于信號周期 Tx，時(shí)標(biāo)為 Ts 的脈沖在主門開放時(shí)間進(jìn)入計(jì)數(shù)器。 (3) 預(yù)置門定時(shí)結(jié) 束信號把 CONTRL 的 START 端置為低電平 (由單片機(jī)來完成 )，在被測信號的下一個(gè)脈沖的上沿到來時(shí)， CNT1 停止計(jì)數(shù)，同時(shí)關(guān)斷 CNT2對 fs 的計(jì)數(shù)。 h 3 A0Q Q [ 2 ]F I NS T A R TCLRE N D DP U LF2Q Q [ 1 ]E q u a l 01 39。測量電 路在檢測到脈沖信號的上升沿時(shí)倒開計(jì)數(shù)器，在下降沿時(shí)關(guān)閉計(jì)數(shù)器，設(shè)脈沖寬度為 Twx，計(jì)算公式為： Twx=Nx/fs 22 測量脈沖寬度的工作步驟 (1) 向 CONTRL2 的 CLR 端送一個(gè)脈沖以便進(jìn)行電路的工作狀態(tài)初始化。 (5) 由單片機(jī)讀出計(jì)數(shù)器 CNT2 的結(jié)果，并通過上述測量原理公式計(jì)算出脈沖寬度。設(shè)正脈 23 寬的計(jì)數(shù)值 N1，對負(fù)脈寬的計(jì)數(shù)值為 N2，則周期計(jì)數(shù)值為 N1+N2，于是 K 為： K=N1/（ N1+N2） *100% 計(jì)數(shù)器模塊 計(jì)數(shù)器原理 圖 416所示的計(jì)數(shù)器 CNT1/CNT2 是 32位二進(jìn)制計(jì)數(shù)器，通過 DSEL 模塊的控制單片機(jī)可分 4 次將其 32 位數(shù)據(jù)全部讀出。和傳統(tǒng)的頻率計(jì)相比，利用 FPGA 設(shè)計(jì)的頻率計(jì)簡化了電路板設(shè)計(jì)，提高了系統(tǒng)設(shè)計(jì)的實(shí)用性和可靠性，實(shí)現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設(shè)計(jì)的趨勢。 USE 。 OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS 自校 /測試頻率選擇模塊例化 PORT(CHKF, FIN, CHOIS: IN STD_LOGIC。 CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC)。 END COMPONENT CNT 。 COMPONENT GATE IS 計(jì)數(shù)器二頻率切換模塊例化 PORT(CLK2, FSD, CNL, PUL: IN STD_LOGI