【正文】 為VHDL硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)，VHDL設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍，其中包括各系列的CPLD、FPGA及各種門(mén)陣列實(shí)現(xiàn)目標(biāo)。建立模型是為了通過(guò)VHDL仿真器對(duì)整個(gè)系統(tǒng)進(jìn)行系統(tǒng)行為仿真和性能評(píng)估。即將VHDL的行為模型表達(dá)為VHDL行為代碼。使用邏輯綜合工具將VHDL行為代碼描述轉(zhuǎn)化為結(jié)構(gòu)化的門(mén)級(jí)電路。10）門(mén)級(jí)時(shí)序仿真?？紤]到測(cè)量方便，將數(shù)字頻率計(jì)劃分為四檔：10～99Hz、100～999Hz、1000～9999Hz、10000～99999Hz。頻率計(jì)能根據(jù)輸入待測(cè)信號(hào)頻率自動(dòng)選擇量程，并在超過(guò)最大量程時(shí)顯示過(guò)量程，當(dāng)復(fù)位脈沖到來(lái)時(shí)，系統(tǒng)復(fù)位，重新開(kāi)始計(jì)數(shù)顯示頻率。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)還提高了穩(wěn)定性，可實(shí)現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測(cè)頻測(cè)量精度高，測(cè)量頻率范圍大，而且編程靈活、調(diào)試方便。其頻率為50MHz/50MHz=1/1=1Hz，周期為1s，所以所顯示的頻率值即是實(shí)際頻率值。檔位為 * 10，精度為10。四個(gè)輸入端口：時(shí)鐘脈沖CLK、使能端EN、清零端CLRN、檔位狀態(tài)端STAT[1..0]。input signal,en。reg [3:0]cout1,cout2,cout3,cout4。cout2=0。tover=0。cout2=cout2+1。amp。cout2=0。amp。amp。cout4=cout4+1。amp。 endelse begin cout1=cout1+1。end//end//always(negedge en)//beginif(!en)beginif((cout4==0)amp。(cout2=9)amp。endelse if(tover) begin lock=0。 endif((cout4==0)amp。(cout2==0)amp。lock=0。：Clk count_clkResetSelect[] 單個(gè)分頻器模塊分頻器采用計(jì)數(shù)分頻的辦法，即使用一內(nèi)部寄存器，在時(shí)鐘脈沖上升沿加一計(jì)數(shù)，當(dāng)計(jì)到一定值時(shí)就改變FGATE的狀態(tài)，從而達(dá)到分頻的目的。 輸出FGATE送計(jì)數(shù)器EN作為計(jì)數(shù)器使能閘門(mén)電平。采用這樣的像CPU時(shí)鐘一樣的信號(hào)的原因，一方面，處理計(jì)數(shù)數(shù)據(jù)只用了很短的時(shí)間，兩次測(cè)量之間時(shí)間很短，加快了頻率計(jì)的響應(yīng)速度；另一方面，解決了異步時(shí)序邏輯的競(jìng)爭(zhēng)，使系統(tǒng)工作在異步時(shí)序狀態(tài)下，既保持了很高的響應(yīng)速度，又有很高的穩(wěn)定性。分頻器單元FREQCER_10240的源程序如下：module DivFreq(clk,reset,select,count_clk)。reg count_clk。 //endalways (posedge clk ) begin if(!reset) case(select) 239。 end 239。 end 239。 end default: begin if(num==4999) begin count_clk=~count_clk。 count_clk=1。程序很簡(jiǎn)單，即鎖存信號(hào)的上升沿來(lái)時(shí)送數(shù)，其它時(shí)候則保持不變。由一橋接器BRIDGE和4個(gè)LATCH_4_11個(gè)LATCH_4_1鎖存器組成[8]。下面將LATCH_4_16的功能表和源程序列出：/鎖存模塊module Lock(lock,cin,cout)。reg [3:0]cout。： 輸入輸出功能表輸入輸入輸出CLKCLROF10：Clk std_f_sel[]Clear resetCntover light_1kCntlow light_10k light_100k 單個(gè)控制器模塊CONTROL_CORE模塊是控制器的核心，有六個(gè)輸入端口：時(shí)序脈沖CLK、清零脈沖CLR、復(fù)位脈沖RESET、溢出檢測(cè)輸入OF、計(jì)數(shù)器輸出第4位IN3[3..0]和IN4[3..0]。flag寄存器，用來(lái)標(biāo)志當(dāng)前計(jì)數(shù)置溢出或不夠。RESET信號(hào)在上升沿將reset_reg置為1，并進(jìn)行復(fù)位操作，即狀態(tài)寄存器分別置值。flag＝0，計(jì)數(shù)有效，發(fā)出鎖存器時(shí)鐘脈沖LATCH_CLK，將當(dāng)前計(jì)數(shù)值打入鎖存器。lock: 向鎖存器發(fā)出的鎖存信號(hào)。output light_1k,light_10k,light_100k。reg[5:0] present,next。b000010, start_fl0k=639。b100000。fl00k_t: begin if(tlow) next=start_fl0k。 else if(tover) next=start_fl00k。 else next=flk_t。(!tlow)) lock=1。b00。endfl00k_t: begin reset=0。 light_10k=0。b01。endfl0k_t: begin reset=0。 light_10k=1。b11。endflk_t: begin reset=0。 light_10k=0。b01。end endcaseendendmodule 顯示器最終信號(hào)輸出在8位LED數(shù)碼管上顯示，： 八位數(shù)碼管頻率計(jì)設(shè)計(jì)的計(jì)數(shù)結(jié)果輸入到38譯碼器74LS138，譯碼結(jié)果輸出可依次使能每個(gè)LED：要讓每個(gè)LED同時(shí)工作，顯示數(shù)據(jù)，就要掃描每個(gè)LED，并在使能每個(gè)LED的同時(shí)，輸入所需顯示的數(shù)據(jù)對(duì)應(yīng)的8位段碼。為了方便觀察波形，我們還要設(shè)置格點(diǎn)尺寸和結(jié)束時(shí)間，可以在Edit菜單下面的End Time和Gride Size中分別設(shè)置，我們?cè)O(shè)置Gride Size為30ns, End Time 為 1 us（其中Gride Size不要設(shè)太小，否則可能會(huì)出現(xiàn)信號(hào)的延遲大于信號(hào)的有效時(shí)間，而使得仿真結(jié)果感覺(jué)好像不正確）。e）將編譯產(chǎn)生的SOF格式文件配置到FPGA中，進(jìn)行硬件測(cè)試。在測(cè)量信號(hào)由高位擋向低位檔轉(zhuǎn)換時(shí)測(cè)量結(jié)果不太準(zhǔn)確，主要原因是三個(gè)分頻器是并行獨(dú)立計(jì)數(shù)的，因此無(wú)法保證換擋時(shí)各個(gè)分頻狀態(tài)保持同步，應(yīng)該在分頻器級(jí)聯(lián)方面做些改進(jìn)，希望在以后的生活中通過(guò)不斷的學(xué)習(xí)，繼續(xù)完此次功能，并不斷加深硬件描述語(yǔ)言的編程功底。在此，對(duì)馬岱老師表示衷心的感謝。參 考 文 獻(xiàn)1 潘松，[M].2 [M].3 譚會(huì)生，[M]．西安電子科技大學(xué)出版社．2001年4 譚會(huì)生，[M].5 羅豐，[M].6 齊洪喜，[M].7 包明,趙明富. EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)[M].北京:北京航空航天大學(xué)出版社, 2001.8 徐志軍,徐光輝. FPGA的開(kāi)發(fā)與應(yīng)用[M] .北京：電子工業(yè)出版社, 2002.9 [M].北京:.10 清源計(jì)算機(jī)工作室編著．Protel99SE仿真與PLD設(shè)計(jì)[M].北京：機(jī)械工業(yè)出版社，2000年8月 附錄1 數(shù)碼顯示程序：LIBRARY IEEE。USE 。 SEG_SEL : OUT STD_LOGIC_VECTOR(2 DOWNTO 0) )。 SIGNAL SEG_CNT : STD_LOGIC_VECTOR(2 DOWNTO 0)。EVENT AND CLK5=39。 END PROCESS。 THEN IF CLK = 39。 SEG_BUF3 = 0011。 SEG_BUF7 = 0111。 SEG_BUF7 = SEG_BUF6。 SEG_BUF3 = SEG_BUF2。 END IF。 THEN IF RST = 1 THEN SEG_CNT = 000。 SEG_SEL = SEG_CNT PROCESS(SEG_CNT,SEG_BUF6, SEG_BUF1, SEG_BUF2,SEG_BUF3, SEG_BUF4, SEG_BUF5,SEG_BUF6, SEG_BUF7, SEG_BUF8) BEGIN CASE SEG_CNT IS WHEN 00 = SEG_TEMP= SEG_BUF1。 WHEN 04 = SEG_TEMP= SEG_BUF5。 WHEN OTHERS = SEG_TEMP= XXXX。 WHEN 0001 = SEG_TDA= 00OOO11O。 WHEN 0101 = SEG_TDA= 01101101。 WHEN 1001 = SEG_TDA= 01101111。 WHEN 1101 = SEG_TDA= 01011110。 END CA