基于eda技術(shù)的數(shù)字頻率計設(shè)計畢業(yè)論文-預(yù)覽頁
【正文】 ，最后用顯示譯碼器，把鎖存的結(jié)果用LED數(shù)碼顯示管顯示出來，顯示管的讀數(shù)就是被測信號以標(biāo)準(zhǔn)信號的周期為單位乘積的周期。 設(shè)計意義頻率計是電子技術(shù)中常用到的一種電子測量儀器，我們以往用的頻率計大都是采用單元電路或單片機技術(shù)設(shè)計的，采用傳統(tǒng)的手工設(shè)計發(fā)展而來的自底向上的設(shè)計方法。該數(shù)字頻率計具有高速、精確、可靠、抗干擾性強和現(xiàn)場可編程等優(yōu)點。使能信號和清零信號由閘門控制模塊的控制信號發(fā)生器所產(chǎn)生來對4個級聯(lián)十進制計數(shù)器周期性的計數(shù)進行控制。entity jishu10 isport(clk,rst,en:in std_logic。architecture behav of jishu10 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。039。139。else cqi:=(others=39。end if。else cout=39。end process。 (2）4位十進制計數(shù)器的頂層設(shè)計新建一個原理圖編輯窗，并按如圖32所示的4位十進制計數(shù)器的頂層原理圖完成電路連接。在閘門信號有效時間內(nèi)，對被測信號計數(shù)，即為信號的頻率。use 。cout:out std_logic)。139。elsif clk39。139。)。if cqi=74 then cout=39。end if。編譯成功后生成元件圖如圖35所示：圖35 75進制計數(shù)器的電路符號（2）11進制計數(shù)器的程序如下：library ieee。cq:out std_logic_vector(3 downto 0)。beginif rst=39。)。 thenif en=39。039。end if。039。end behav。q:out std_logic)。event and clk=39。end process。圖38 1S高電平門閘信號原理圖將其電路圖進行仿真，其仿真波形如下：圖39對照其仿真波形，其輸出門閘信號高電平為1S，符合設(shè)計，將其電路生成如下元件圖，以便頂層調(diào)用。圖311 控制信號發(fā)生器原理圖編譯成功后進行仿真，其仿真波形如下：圖312 控制信號發(fā)生器仿真波形圖該功能正確無誤后生成的元件符號圖如圖313所示。use 。architecture behav of si_xuan_1 issignal x:std_logic_vector(1 downto 0)。when01= y=c2。end case。圖315 四選一數(shù)據(jù)選擇器的電路符號2)分頻電路的設(shè)計將生成的四選一數(shù)據(jù)選擇、74139譯碼器、D觸發(fā)器和3個十進制計數(shù)器按圖316連接。library ieee。dout:out std_logic_vector(3 downto 0))。 then dout=din。在源程序中LOAD 是鎖存信號，上升沿觸發(fā)；din[3..0]是寄存器輸入；dout[3..0]是寄存器輸出。但是，延時（導(dǎo)通頻率）也不是越小越好，因為LED數(shù)碼管達到一定亮度需要一定時間。library ieee。entity xu_dynamic isport(clk,reset:in std_logic。din4:in std_logic_vector(15 downto 12)。architecture one of xu_dynamic issignal scan_clk:std_logic_vector(1 downto 0)。 then scan:=000000000000000000。139。end process p1。shift=10。shift=00。end process p2。use 。architecture one of decl7s isbegin process(a)begincase a iswhen0000= led7s=0111111。when0100= led7s=1100110。when1000= led7s=1111111。end process。1）加法器設(shè)計用加法器對計數(shù)器溢出脈沖進行計數(shù)，用加法器的后兩位二進制數(shù)值對被測信號進行相應(yīng)的分頻來實現(xiàn)量程切換。entity yichu_jiajishu isport(clk,rst:in std_logic。beginprocess(clk,rst)beginif rst=39。)。 thenif x4 then x=x+39。)。a=x(0)。圖325加法器和觸發(fā)器電路圖編譯成功后，對其電路進行仿真，波形圖如圖326所示：圖326加法器和觸發(fā)器仿真波形圖其波形圖正確無誤后生成元件圖如圖327所示：圖327加法器和觸發(fā)器的電路符號在成功完成底層單元電路模塊設(shè)計仿真后，可根據(jù)測頻原理圖，把上面的各個模塊按照圖41連接起來。分頻模塊是將基準(zhǔn)信號進行衰減來進行對被測頻率的單位切換。entity jishu12 isport(clk,rst,en:in std_logic。architecture behav of jishu12 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。039。139。else cqi:=(others=39。end if。else cout=39。end process。不失一般性，控制信號發(fā)生器用74161構(gòu)成4分頻計數(shù)器，用一個與非門，一個或非門和一個異或門實現(xiàn)3種譯碼狀態(tài)，為了產(chǎn)生清零信號RST，使能信EN和存儲信號LOAD。use 。end zhou_jiafa。 then x=(others=39。event and clk=39。else x=(others=39。end if。c=x(2)。圖61頻率計測量周期頂層電路將其電路進行仿真，其波形如圖62所示：圖62頻率計測量周期頂層電路仿真波形圖結(jié) 束 語本設(shè)計采用VHDL語言進行編程設(shè)計數(shù)字頻率計，并下載到CPLD中組成實際電路，這樣可以簡化硬件的開發(fā)和制造過程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。由于本人水平有限，在做課程設(shè)計的過程中，老師給予我很多的指導(dǎo)并提出了許多的寶貴意見，對我的一些看法以及錯誤的觀點予以及
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