【正文】 gradually. The key character of EDA uses the design document which hardware description language (HDL) pletes, has received widespread acceptance in the electronic design domain. This article first summarized the EDA technology development survey, the FPGA/CPLD development flow, the good and bad points, the VHDL language history, development step and uses the EDA technology, has pleted the digital frequency meter system39。 VHDL language。Profile simulation。同時(shí)在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過修改 VHDL 源程序，增加一些新功能，滿足不同用戶的需要，實(shí)現(xiàn)數(shù)字系統(tǒng)硬件的軟件化 ，下面進(jìn)行一下詳細(xì)介紹 。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程、乃至設(shè)計(jì)觀念。 電子設(shè)計(jì)自動(dòng)化 (EDA)是一種實(shí)現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動(dòng)化設(shè)計(jì)的技術(shù)，它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，吸收了計(jì)算機(jī)科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計(jì)算機(jī)作為工作平臺(tái) ， 根據(jù)硬件描述語言 HDL 完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局線、仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程 下載等工作。 電子線路的 CAD(計(jì)算機(jī)輔助設(shè)計(jì) )是 EDA 發(fā)展的初級階段，是高級 EDA 系統(tǒng)的重要組成部分。也就是所謂的 EDA 技術(shù)中級階段。 EDA 技術(shù)高級階段采用一種新的設(shè)計(jì)概念 :自頂而下的設(shè)計(jì)程式和并行工程的設(shè)計(jì)方法，設(shè)計(jì)者的精力主要集中在所要電子產(chǎn)品的準(zhǔn)確定義上， EDA 系統(tǒng)去完成電子產(chǎn)品的系統(tǒng)級至物理級的設(shè)計(jì)。即使是普通的電子產(chǎn)品的開發(fā)， EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價(jià)格比大幅提高。其特征是電子技術(shù)的應(yīng)用以空前規(guī)模和速度滲透到各行各業(yè)。 FPGA 和 CPLD 都是高密度現(xiàn)場可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€(gè)單片集成電路中，其集成度已發(fā)展到現(xiàn)在的幾百萬門。FPGA 通常由布線資源分隔的可編程邏輯單元 (或宏單元 )構(gòu)成陣列，又由可編程單元圍繞陣列構(gòu)成整個(gè)芯片。基于 EEPROM存儲(chǔ)器技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100次以上，系統(tǒng)掉電后編程信息也不會(huì)丟失。系統(tǒng)加電時(shí)將這些編程數(shù)據(jù)即時(shí)寫入可編程器件，從而實(shí)現(xiàn)板級或系統(tǒng)級的動(dòng)態(tài)配置。即將設(shè)計(jì)源程序直接送到 VHDL 仿真器中仿真。綜合器對源文件的綜合是針對某一 FPGA/CPLD 供應(yīng)商的產(chǎn)品系列的，因此，綜合后的結(jié)果具有硬件可實(shí)現(xiàn)性。 將適配器產(chǎn)生的配置 /下載文件通過 FPGA/CPLD 編程器或下載電纜載入目標(biāo)芯片 FPGA或 CPLD 中，然后進(jìn)入 最后一個(gè)步驟 :硬件仿真或測試，以便在更真實(shí)的環(huán)境中檢驗(yàn)設(shè)計(jì)的運(yùn)行情況。與MCU 相比， FPGA/CPLD 的優(yōu)勢是多方面的和根本性的 ，如 編程方式簡便、先進(jìn) ， 高速 ， 高可靠性 ， 開發(fā)工具和設(shè)計(jì)語言 的 標(biāo)準(zhǔn)化，開發(fā)周期短 ， 功能強(qiáng)大，應(yīng)用廣闊 等 ，使 FPGA/CPLD 以其不可替代的地位及伴隨而來的極具知識(shí)經(jīng)濟(jì)特征的 IP 芯核產(chǎn)業(yè)的崛起，正越來越受到業(yè)內(nèi)人士的密切關(guān)注。同時(shí) FPGA/CPLD 的容量和 I/O 數(shù)目都是有限的，因此， 一個(gè)較大的電路必須經(jīng)過邏輯劃分才能用多個(gè) FPGA/CPLD 芯片實(shí)現(xiàn) 。 總之， 多方面的缺點(diǎn) 來自于 FPGA 本身的結(jié)構(gòu)局限性，短期內(nèi)很難得到很好的解決。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn) 設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。 （ 5） VHDL 對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不 必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。它具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。用戶首先對所做項(xiàng)目進(jìn)行設(shè)計(jì)，明確設(shè)計(jì)目的、設(shè)計(jì)要求 。仿真結(jié)果達(dá)到要求后，就可以進(jìn)行燒錄，把設(shè)計(jì)程序下載到目的芯片中 。 MAX+PLUS II 編譯器可以在 PC 機(jī)及各種工作站平臺(tái)上運(yùn)行，這使MAX+PLUS II 成為工業(yè)界中唯一與平臺(tái)和結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 2． 2 頻率計(jì) 設(shè)計(jì)原理 頻率是電子技術(shù)領(lǐng)域永恒的話題，電子技術(shù)領(lǐng)域離不開頻率，一旦離開頻率 電子技術(shù)的發(fā)展是不可想象的，就像現(xiàn)在的人離不開電一樣。 直接測頻法 直接測頻法是最簡單的，也是最基本的頻率測量方法，在測量過程中，依據(jù)信號頻率高低的不同，測量方法也可以分為 兩種： 一、 被測信號頻率較高時(shí)（ M 法） 通常選用一個(gè)頻率較低的標(biāo)準(zhǔn)頻率信號作為閘門信號，而將被測信號作為 充脈沖，在固定閘門時(shí)間內(nèi)對其計(jì)數(shù)。 為標(biāo)準(zhǔn)頻率的準(zhǔn)確度，在數(shù)值上石英晶體振蕩器所提供的。 二、被測信號頻率較低時(shí)（ T 法） 通常被測信號被選作閘門信號，而將頻率較高的標(biāo)頻信號作 為填充脈沖， 進(jìn)行計(jì)數(shù)，設(shè)計(jì)數(shù)值為 N，標(biāo)準(zhǔn)頻率信號的頻率為 f0，周期為 T0，則有： 使用這種方法測頻的誤差主要是對標(biāo)頻信號計(jì)數(shù)產(chǎn)生的177。 多周期同步測頻法 多周期同步測頻是在直接測頻基礎(chǔ)上發(fā)展起來的，在目前的測頻系統(tǒng)中得 到了 越來越廣泛的應(yīng)用。 若計(jì)數(shù)器 1 對標(biāo)準(zhǔn)信號的計(jì)數(shù)值為 Nc，計(jì)數(shù)器 2 對被測信號的計(jì)數(shù)值 Nx，則被測信號頻率為： 運(yùn)算器對式（ ）進(jìn)行運(yùn)算，由顯示器顯示運(yùn)算結(jié)果，即為被測信號的頻率值。而 頻率 測量所能達(dá)到的精度，主要取決于作為標(biāo)準(zhǔn)頻率源的精度以及所使用的測量設(shè) 備和測量方法。時(shí)間 — 電壓變化法是利用電容的 充放電時(shí)間進(jìn)行測量，由于經(jīng)過 A/D 轉(zhuǎn)換，速度較慢，且抗干擾能力較弱。 總之，頻率（時(shí)間）測量技術(shù)發(fā)展非?？臁Ｔ谔岣邷y頻精度方面，值得特別提出的 有全同步取樣技術(shù)和可校準(zhǔn)通用電子計(jì)數(shù)器技術(shù)，它們使測頻精度提高到一個(gè)新的水平。 數(shù)字頻率計(jì)的原理框圖如圖 23 所示，它們主要由 5個(gè)模塊組成的，它們分別是 1HZ 分頻器電路、測頻控制信號發(fā)生器電路、含有時(shí)鐘使能及進(jìn)位擴(kuò)展輸出的 8 位十進(jìn)制計(jì)數(shù)模塊電路、鎖存器、數(shù)碼顯示電路。 TESTCTL 的計(jì)數(shù)使能信號 TSTEN能產(chǎn)生一個(gè) 1 s 寬的周期信號， Load 端產(chǎn)生一個(gè)上升沿， 將計(jì)數(shù)器在前 1 s 的計(jì)數(shù)值鎖存進(jìn)32 位鎖存器 REG32B 中，如圖 32 中 CLK 是由圖 23 中脈沖發(fā)生器產(chǎn)生的頻率為 1 Hz 的標(biāo)準(zhǔn)時(shí)鐘信 號的時(shí)序圖 。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會(huì)由于周期性的清零信號而不斷閃爍。將 8 個(gè)十進(jìn)制計(jì)數(shù)器 CNT10 級聯(lián)起來實(shí)現(xiàn) 8 b 十進(jìn)制計(jì)數(shù)功能。 ENTITY FREQTEST IS PORT ( CLK : IN STD_LOGIC。 END FREQTEST。 Load : OUT STD_LOGIC )。 ENA : IN STD_LOGIC。 COMPONENT REG32B PORT ( Load : IN STD_LOGIC。 SIGNAL TSTEN1 : STD_LOGIC。 SIGNAL COUT1,COUT2,COUT3,COUT4,COUT5,COUT6,COUT7 : STD_LOGIC。 U4: CNT10 PORT MAP(COUT2,CLR_CNT1,TSTEN1,OUTY3,COUT3)。 U8: CNT10 PORT MAP(COUT6,CLR_CNT1,TSTEN1,OUTY7,COUT7)。 U12 : REG32B PORT MAP(LOAD1,OUTY3,DOUT(11 DOWNTO 8))。 U16 : REG32B PORT MAP(LOAD1,OUTY7,DOUT(27 DOWNTO 24))。根據(jù)編寫的頂層描述的 VHDL源程序，各個(gè)模塊的 VHDL 源程序編寫較為簡單，可以根據(jù)各自的功能，相應(yīng)地寫出。當(dāng)被測信號及標(biāo)準(zhǔn)時(shí)鐘都處在低電平時(shí)， U U2 輸出為高電平， U U4 的輸出為高電平， U U6輸出 為低電平，則 U8 輸出為低電平。 74SXX 系列與非門的延時(shí)最小為 4ns,最大為 15ns，因此最大誤差為 11ns。 USE 。 計(jì)數(shù)器清零 Load : OUT STD_LOGIC )。EVENT AND CLK = 39。 END PROCESS。039。039。 TSTEN = Div2CLK。當(dāng)異步清零端 (clr)為高電平時(shí)，不管計(jì)數(shù)使能端是否有效，時(shí)鐘上升沿是 否到來，計(jì)數(shù)器都立即清零，即 q=0。 圖 34 計(jì)數(shù)模塊的模塊圖 圖 35 計(jì)數(shù)器仿真圖 十進(jìn)制計(jì)數(shù)模塊 CNT10 源程序?yàn)椋? LIBRARY IEEE。 時(shí)鐘信號 CLR : IN STD_LOGIC。 計(jì)數(shù)進(jìn)位 END CNT10。 THEN CQI = 0000。 THEN IF ENA = 39。 等于 9，則回轉(zhuǎn) END IF。 PROCESS(CQI) BEGIN IF CQI = 1001 THEN CARRY_OUT = 39。 END IF。 32位鎖存模塊 REG32B： 鎖存器的作用就是當(dāng)時(shí)鐘上升沿到來時(shí)將計(jì)數(shù)值鎖存到觸發(fā)器中。 USE 。 END REG32B。 THEN 時(shí)鐘到來時(shí)，鎖存輸入數(shù)據(jù) DOUT = DIN。 數(shù)碼顯示電路 譯碼電路的主要功能是把二十進(jìn)制轉(zhuǎn)換得到的 BCD 碼送給數(shù)碼管顯示，為節(jié)省管腳數(shù)，數(shù)碼管采用動(dòng)態(tài)掃描的方式顯示，則譯碼輸出由數(shù)據(jù)總線和數(shù)碼管的 位選總線構(gòu)成，由于采用的數(shù)碼管為共陰極數(shù)碼管，則低電平表示該數(shù)碼管被選 中，同時(shí)相應(yīng)位的數(shù)據(jù)被送到該數(shù)碼管上顯示， 其仿真圖如圖 37所示 。本轉(zhuǎn)換模塊可將 30 位二進(jìn)制數(shù)轉(zhuǎn)換成 10 位 BCD 碼，其工作過 程如下：設(shè)置 10 個(gè) BCD 碼計(jì)數(shù)器，分別為 a00~a09。 圖 38二 十進(jìn)制轉(zhuǎn)換模塊仿真圖 ALTERA 公司推出 Max+Plus II 的數(shù)字系統(tǒng)設(shè)計(jì)軟件，是一套完整 的 EDA 軟件，能夠?qū)λO(shè)計(jì)的數(shù)字電子系統(tǒng)進(jìn)行時(shí)序仿真和功能仿真。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 19 圖 39 系統(tǒng)的仿真波形工作時(shí)序圖 圖 中 CLK 是由圖 23 中脈沖發(fā)生器產(chǎn)生的頻率為 1 Hz 的標(biāo)準(zhǔn)時(shí) 鐘信號， FSIN 是輸入信號，可以選擇 16HZ、 64HZ、 256HZ 等。 D 觸發(fā)器的輸出高電平正好是 1 s，因此可以作為測頻控制信號發(fā)生器 TESTCTL的 TSTEN 端，用來控制計(jì)數(shù)。其中BASE CLK 為整個(gè)頻率計(jì)系統(tǒng)的基準(zhǔn)時(shí)鐘，整個(gè)系統(tǒng)的工作都是以它為基準(zhǔn)，系統(tǒng)實(shí)現(xiàn)時(shí)由外加晶振提供 。頻率計(jì)的輸出信 GATEO_L^}GATE7_ L 和DIGIT OUT L 均為數(shù)碼管顯示的控制信號，用于控制數(shù)碼管進(jìn)行實(shí)時(shí)顯示。同時(shí)系統(tǒng)還實(shí)現(xiàn)了連續(xù)不間斷測頻，被測時(shí)鐘的頻率變化會(huì)實(shí)時(shí)在測頻結(jié)果中顯示出來。 如果超過 100MHz 的頻率通過本系統(tǒng)進(jìn)行 測量則會(huì)使測量誤差增大，同時(shí) FPGA 器件的內(nèi)部計(jì)數(shù)器也不能滿足要求。依據(jù) EDA 技術(shù) 的設(shè)計(jì)思想 ,運(yùn)用 VHDL 硬件描述語言和 Max + Plus Ⅱ 軟件 ,針對數(shù)字頻率計(jì)的工作原理 ,對其各個(gè)部分進(jìn)行編程，該設(shè)計(jì)結(jié)構(gòu)清晰，實(shí)現(xiàn)了一種 8位數(shù)字頻率計(jì)測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號的頻率，該頻率計(jì)可以測量 1Hz～ 100MHz 范圍內(nèi)的周期性信號的頻率，測量值用數(shù)碼管顯示， 可能有一定誤差， 分析誤差出現(xiàn)的原因主要有以下兩個(gè)方面：一是由 CLOCK2 輸入的 1HZ 標(biāo)準(zhǔn)時(shí)鐘信號進(jìn)入分頻電路時(shí)，產(chǎn)生一定誤差；二是當(dāng)頻率較大的信號進(jìn)入計(jì)數(shù)器時(shí)，由于其對應(yīng)周期較小，在 1S 內(nèi)計(jì)數(shù)個(gè)數(shù)較多，而計(jì)數(shù)器不能立即 做出反應(yīng)，從而使得記數(shù)有較大相對誤差較大。該頻率計(jì)也具有擴(kuò)展功能 ,配上相應(yīng)的轉(zhuǎn)換器可測量相位、電壓、電流、功率和電阻等電量 ,配合傳感器還可以測量長度、位移、重量、壓力、溫度、轉(zhuǎn)速、速度等非電量。 微電子技術(shù)的進(jìn)步主要表現(xiàn)在大規(guī)模集成電路加工技術(shù)即半導(dǎo)體工藝技術(shù)的發(fā)展上，使得表征半導(dǎo)體工藝水平的線寬已經(jīng)達(dá)到 了 60nm，并還在不斷地縮小，而在硅片單位面積上，集成了更多的晶體管。 EDA（電子設(shè)計(jì)自動(dòng)化）是現(xiàn)代電子設(shè)計(jì)的趨勢， VHDL 語言則是 EDA 設(shè)計(jì)中最 為流利的一種高級語言，要掌握現(xiàn)代電子設(shè)計(jì)的核心技術(shù)，就應(yīng)該學(xué)會(huì) VHDL