【正文】 譯碼器模塊仿真圖 ............................................................................................... 15 頂層文件模塊仿真圖 ............................................................................................ 15 5 結(jié) 論 .................................................................................................................... 16 參 考 文 獻(xiàn) ................................................................................................................ 17 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 1 1 題目的意義和設(shè)計的要求 題目的意義 現(xiàn)在是一個知識爆炸的新時代。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。 設(shè)計的要求 本設(shè)計主要研究基于 FPGA 的數(shù)字鐘，要求時間以 24 小時為一個周期 ,顯示時、分、秒。 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 2 2 設(shè)計的基本原理 振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號，作為數(shù)字鐘的時間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈 沖。目前這種高層次的設(shè)計方法已被廣泛采用。 VHDL 代碼，這是設(shè)計中最為普遍的輸入方式。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù) 和時間。 ，仿真過程不涉及具體器件的硬件特性，是較為粗略的。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。 圖 2 時鐘模塊圖 將晶振通過分頻器分頻后產(chǎn)生 1HZ（ 1S）的基本頻率，然后通過十進(jìn)制計數(shù)器計數(shù)，此時計秒的個位，滿十后向秒的十位進(jìn)一，秒十位采用六進(jìn)制計數(shù)器，計滿后向分的個位進(jìn)一，分個位采用十進(jìn)制計數(shù)器，計滿后向分十位進(jìn)一，分十位采用六進(jìn)制計數(shù)器，計滿后向時進(jìn)一，時采用二十四進(jìn)制計數(shù)器，計滿后清零，最后將秒的個、十位，分的個、十位，時的個、十位，用譯碼器譯為數(shù)碼管顯示的七段譯碼數(shù)。然后再利用分頻電路 ， 將其輸出信號轉(zhuǎn)變?yōu)槊胄盘?，其組成框圖如圖 3。 USE 。 END DIV。139。 分頻電路 石英晶體 振蕩電路 秒信號 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 6 ELSIF Q=4 THEN F=39。039。 Q=Q+1。 END ART。 USE 。 DIN : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 ARCHITECTURE BEHAVIORAL OF COUNTER6 IS SIGNAL COUNT : STD_LOGIC_VECTOR(2 DOWNTO 0)。 THEN COUNT = DIN。 C=39。039。 END BEHAVIORAL。 USE 。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE BEHAVIORAL OF COUNTER10 IS SIGNAL COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0)。THEN COUNT = DIN 。 C=39。039。 END BEHAVIORAL。 USE 。 DOUTL : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL COUNT2 : STD_LOGIC_VECTOR(1 DOWNTO 0)。039。EVENT AND CLK=39。 ELSE COUNT1=COUNT1 +1。 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 10 END IF。 END BEHAVIORAL。 USE 。 輸出 LED七段碼 END DECODER。2 WHEN 0011 = DOUT=0000110。6 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 11 WHEN 0111 = DOUT=0001111。 END CASE。 頂層文件的邏輯框圖如圖 9 所示： 圖 9 頂層文件模塊 頂層文件程序： LIBRARY IEEE。 ENTITY CLOCK IS PORT ( CLK : IN STD_LOGIC。分鐘預(yù)置 DINH : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 分鐘低位輸出 MINUTEH: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 ARCHITECTURE BEHAVIORAL OF CLOCK IS COMPONENT DIV IS PORT(CLK,RESET :IN STD_LOGIC。 RESET : IN STD_LOGIC。 END COMPONENT。 DOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 RESET : IN STD_LOGIC。 END COMPONENT。 SIGNAL CLK1HZ,C1,C2,C3,C4:STD_LOGIC。 SIGNAL RDOUTSH,RDOUTMH:STD_LOGIC_VECTOR(3 DOWNTO 0)。039。039。RDOUTH。 U3: COUNTER10 PORT MAP( CLK=C2,RESET=RESET, DIN=DINM(3 DOWNTO 0),DOUT=DOUTML,C=C3)。 U7: DECODER PORT MAP( DIN = RDOUTSH,DOUT = SECONDH)。 U11: DECODER PORT MAP( DIN = RRDOUTH(3 DOWNTO 0),DOUT = HOURH)。 在此次設(shè)計過程中，最大的優(yōu)點是采用了自頂向下的模塊化設(shè)計，使程序清晰易懂，在秒和分的計數(shù)器的設(shè)計時，考慮到分秒都是六十進(jìn)制，而分秒的顯示都是個位和十位分開顯示，為了譯碼方便，采用了六進(jìn)制和十進(jìn)制計數(shù)器套用的設(shè)計方法，看起麻煩實際使程序更易設(shè)計。學(xué)會了利用 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真