基于fpga的數(shù)字鐘的設(shè)計(jì)(存儲(chǔ)版)
【正文】 ..................................................................................... 6 十進(jìn)制計(jì)數(shù)器模塊 .......................................................................................... 7 二十四進(jìn)制計(jì)數(shù)器模塊 ................................................................................... 8 譯碼器模塊 ................................................................................................... 10 頂層文件模塊 ............................................................................................... 11 4 各模塊的仿真 ....................................................................................................... 14 ................................................................................................ 14 ..................................................................................... 14 ..................................................................................... 14 二十四進(jìn)制計(jì)數(shù)器模塊仿真圖 .............................................................................. 14 譯碼器模塊仿真圖 ............................................................................................... 15 頂層文件模塊仿真圖 ............................................................................................ 15 5 結(jié) 論 .................................................................................................................... 16 參 考 文 獻(xiàn) ................................................................................................................ 17 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 1 1 題目的意義和設(shè)計(jì)的要求 題目的意義 現(xiàn)在是一個(gè)知識(shí)爆炸的新時(shí)代。 系統(tǒng)由時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、數(shù)據(jù)譯碼模塊、顯示以及組成。數(shù)字化的鐘表給人們帶來(lái)了極大的方便。秒計(jì)數(shù)器滿 60 后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿 60 后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“ 24 翻 0”規(guī)律計(jì)數(shù)。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。一般的設(shè)計(jì)，也可略去這一步驟。 各模塊的模塊圖和功能 分頻器模塊 晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 5 數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。 USE 。) THEN IF(RESET=39。 Q=0。 六進(jìn)制計(jì)數(shù)器模塊 對(duì)秒和分的十位進(jìn)行計(jì)數(shù)，計(jì)數(shù)滿六便變?yōu)?0，產(chǎn)生進(jìn)位。 DOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 C=39。 END IF。 USE 。 BEGIN DOUT = COUNT。139。 二十四進(jìn)制計(jì)數(shù)器模塊 對(duì)時(shí)進(jìn)行計(jì)數(shù)，計(jì)滿 24 便變?yōu)?0. 二十四進(jìn)制計(jì)數(shù)器的邏輯框圖如圖 7 所示： 圖 7 二十四進(jìn)制計(jì)數(shù)器模塊 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 9 二十四進(jìn)制計(jì)數(shù)器程序： LIBRARY IEEE。 DOUTH :OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 THEN COUNT1 = DIN(3 DOWNTO 0)。 END IF。 譯碼器模塊 將時(shí)、分、秒個(gè)位的輸出譯為七段輸出。 ARCHITECTURE BEHAVIORAL OF DECODER IS BEGIN PROCESS(DIN) BEGIN CASE DIN IS WHEN 0000 = DOUT=0000001。7 WHEN 1000 = DOUT=0000000。 USE 。時(shí)鐘預(yù)置 SECONDL: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 F : OUT STD_LOGIC)。 COMPONENT COUNTER6 IS PORT ( CLK : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 SIGNAL DOUTSL,DOUTML:STD_LOGIC_VECTOR(3 DOWNTO 0)。amp。 將時(shí)鐘高位數(shù)據(jù)變?yōu)?4位，再進(jìn)行譯碼 U0: DIV PORT MAP(CLK=CLK,RESET=RESET,F=CLK1HZ)。 U8: DECODER PORT MAP( DIN = DOUTML,DOUT = MINUTEL)。 雖然在設(shè)計(jì)程序時(shí)具備一定的有點(diǎn)，同時(shí)也有一定的缺點(diǎn)，比如說(shuō)延時(shí)的問(wèn)題，這使得時(shí)鐘在實(shí)際運(yùn)行時(shí)并不十分精確。再次感謝陳老師的指導(dǎo)！ 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 17 參 考 文 獻(xiàn) [1] 劉愛(ài)榮，王振成 .EDA技術(shù)與 CPLD/FPGA開(kāi)發(fā)應(yīng)用簡(jiǎn)明教程 [M].清華大學(xué)出版社， 2020. [2] 陳忠平，高金定，高見(jiàn)芳 .基于 QuuartusⅡ的 FPGA/CPLD 設(shè)計(jì)與實(shí)踐 [M].電子工業(yè)出版社， 2020. [3] 劉君，常明，秦娟
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