【正文】 NTER24 PORT MAP( CLK=C4,RESET=RESET, DIN=DINH,DOUTL=RDOUTL,DOUTH=RDOUTH)。 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 14 4 各模塊的仿真 分頻器模塊仿真圖 圖 10 分頻器仿真圖 六進(jìn)制計(jì)數(shù)器模塊仿真圖 圖 11 六進(jìn)制計(jì)數(shù)器仿真圖 十進(jìn)制計(jì)數(shù)器模塊仿真圖 圖 12 十進(jìn)制計(jì)數(shù)器仿真圖 二十四進(jìn)制計(jì)數(shù)器模塊仿真圖 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 15 圖 13 二十四進(jìn)制計(jì)數(shù)器仿真圖 譯碼器模塊仿真圖 圖 14 譯碼器仿真圖 頂層文件模塊仿真圖 圖 15 頂層文件仿真圖 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 16 5 結(jié) 論 經(jīng)過各模塊和整體程序的仿真，達(dá)到了設(shè)計(jì)的要求。 在此，特別感謝指導(dǎo)我設(shè)計(jì)的陳老師，在這次的設(shè)計(jì)中，陳老師給了我許多建議，讓我的設(shè)計(jì)更加完善，在仿真時(shí)，陳老師給了我許多幫 助，每當(dāng)仿真出問題時(shí)，陳老師總是悉心得給我講解出問題的地方和原因，我也從中學(xué)到了許多分析問題的方法，也從中學(xué)到了不少其他的東西。在用 QuartusⅡ進(jìn)行仿真時(shí)，當(dāng)顯示數(shù)據(jù)較大較長(zhǎng)時(shí)可能出現(xiàn)亂碼，我一直也沒有將這個(gè)問題解決掉，自己水平還有限，還需要不斷努力，對(duì)于延時(shí)，則將時(shí)鐘信號(hào)調(diào)大 一點(diǎn)，延時(shí)就會(huì)減小，在譯碼器的仿真時(shí)，因?yàn)檩敵龅氖瞧叨螖?shù)碼管點(diǎn)亮?xí)r的代碼，會(huì)讓人誤以為是二進(jìn)制數(shù)表示的十進(jìn)制數(shù)，在這里要更加認(rèn)真仔細(xì)，不然很容易出錯(cuò)。 U9: DECODER PORT MAP( DIN = RDOUTMH,DOUT = MINUTEH)。 U1:COUNTER10 PORT MAP(CLK=CLK1HZ,RESET=RESET, DIN=DINS (3 DOWNTO 0),DOUT=DOUTSL,C=C1)。DOUTSH。 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 13 SIGNAL DOUTSH,DOUTMH:STD_LOGIC_VECTOR(2 DOWNTO 0)。 DOUTL : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 RESET : IN STD_LOGIC。 END COMPONENT。秒鐘低位輸出 SECONDH: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 USE 。8 WHEN 1001 = DOUT=0000100。0 WHEN 0001 = DOUT=1001111。 譯碼器的邏輯框圖如圖 8 所示： 圖 8 譯碼器器模塊 譯碼器程序： LIBRARY IEEE。 IF COUNT2=10 THEN IF COUNT1=0011 THEN COUNT1=0000。 COUNT2 = DIN(5 DOWNTO 4)。 END COUNTER24。 USE 。 ELSE COUNT = COUNT+1。 PROCESS(CLK,RESET,DIN) BEGIN IF RESET=39。 ENTITY COUNTER10 IS PORT ( CLK : IN STD_LOGIC。 END IF。039。 C :OUT STD_LOGIC)。 六進(jìn)制計(jì)數(shù)器的邏輯框圖如圖 5 所示： 圖 5 六進(jìn)制計(jì)數(shù)器模塊 六進(jìn)制計(jì)數(shù)器程序： LIBRARY IEEE。 ELSE F=39。039。 ENTITY DIV IS PORT(CLK,RESET: IN STD_LOGIC。 石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號(hào)可以通過它 ， 其它頻率段的信號(hào)均會(huì)被它所衰減 ， 而且 ， 振蕩信號(hào)的頻率與振蕩電路中的 R、 C 元件的數(shù)值無關(guān)。 射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線 。 VHDL 文件。計(jì)滿后各計(jì)數(shù)器清零 ， 重新計(jì)數(shù)。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘的清零、啟停功能。 關(guān)鍵詞 數(shù)字鐘 ,硬件描述語言 ,VHDL,FPGA 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) II Abstract The design for a multifunctional digital clock, with hours, minutes and seconds count display to a 24hour cycle count。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。 一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。 ，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。 ，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。因此 ， 這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。 F: OUT STD_LOGIC)。) THEN Q=0。039。 USE 。 END COUNTER6。 ELSIF RISING_EDGE(CLK) THEN IF COUNT=101 THEN COUNT=000。 END PROCESS。 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 8 RESET : IN STD_LOGIC。039。 C=39。 USE 。 ARCHITECTURE BEHAVIORAL OF COUNTER24 IS SIGNAL COUNT1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 ELSIF CLK39。 COUNT2=00。 USE 。1 WHEN 0010 = DOUT=0010010。9 WHEN OTHERS = DOUT=1111111。 USE 。 秒鐘高位輸出