【正文】 ............................................................. 11 4 各模塊的仿真 ....................................................................................................... 14 ................................................................................................ 14 ..................................................................................... 14 ..................................................................................... 14 二十四進制計數(shù)器模塊仿真圖 .............................................................................. 14 譯碼器模塊仿真圖 ............................................................................................... 15 頂層文件模塊仿真圖 ............................................................................................ 15 5 結(jié) 論 .................................................................................................................... 16 參 考 文 獻(xiàn) ................................................................................................................ 17 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 1 1 題目的意義和設(shè)計的要求 題目的意義 現(xiàn)在是一個知識爆炸的新時代。新 產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。可以毫不夸張的說，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變我們 的生活，改變著我們的世界。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。數(shù)字化的鐘表給人們帶來了極大的方便。近些年，隨著科技的發(fā)展和社會的進步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。 設(shè)計的要求 本設(shè)計主要研究基于 FPGA 的數(shù)字鐘，要求時間以 24 小時為一個周期 ,顯示時、分、秒。采用 1HZ 的基準(zhǔn)信號產(chǎn)生 1S 的基準(zhǔn)時間，秒的個位加到 10 就向秒的十位進一，秒的十位加到 6 就向分的個位進一，分的個位加到 10 就向分的十位進一，分的十位加到 6 就向時進一。該時鐘具有清零功能，可以對時、分及秒進行清零，為了保證計時的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時間基準(zhǔn)信號。 該系統(tǒng)是基于 FPGA 的設(shè)計，采用 VHDL 進行系統(tǒng)功能描述，采用自頂向下的設(shè)計方法，用 QUARTUSⅡ軟件進行仿真測試。 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 2 2 設(shè)計的基本原理 振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號，作為數(shù)字鐘的時間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈 沖。秒計數(shù)器滿 60 后向分計數(shù)器進位，分計數(shù)器滿 60 后向小時計數(shù)器進位，小時計數(shù)器按照“ 24 翻 0”規(guī)律計數(shù)。計滿后各計數(shù)器清零 ， 重新計數(shù)。 一般說來，一個比較大的完整的項目應(yīng)該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細(xì)分去具體實現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計方法。目前這種高層次的設(shè)計方法已被廣泛采用。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn) 化變得輕而易舉。 CPLD/FPGA 系統(tǒng)設(shè)計的工作流程如圖1 所示。 圖 1 CPLD/FPGA系統(tǒng)設(shè)計流程 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 3 流程說明： “自頂向下”的設(shè)計方法進行系統(tǒng)劃分。 VHDL 代碼，這是設(shè)計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點。 VHDL 文件。 ，主要是檢驗系統(tǒng)功能設(shè)計的正確性。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù) 和時間。一般情況下，這一仿真步驟可略去。 VHDL 源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對 ASIC 芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。 ，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計，也可略去這一步驟。 射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線 。 ，產(chǎn)生多項設(shè)計結(jié)果：（ a）適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。如果仿真結(jié)果達(dá)不到設(shè)計要求，就修改 VHDL 源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA 中。 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 4 3 設(shè)計方案 設(shè)計思路 采用分模塊設(shè)計的方法，再用一個頂層文件將各模塊聯(lián)系起來如圖 2 所示。 圖 2 時鐘模塊圖 將晶振通過分頻器分頻后產(chǎn)生 1HZ（ 1S）的基本頻率，然后通過十進制計數(shù)器計數(shù)，此時計秒的個位，滿十后向秒的十位進一，秒十位采用六進制計數(shù)器，計滿后向分的個位進一，分個位采用十進制計數(shù)器，計滿后向分十位進一，分十位采用六進制計數(shù)器，計滿后向時進一，時采用二十四進制計數(shù)器，計滿后清零，最后將秒的個、十位，分的個、十位，時的個、十位，用譯碼器譯為數(shù)碼管顯示的七段譯碼數(shù)。 各模塊的模塊圖和功能 分頻器模塊 晶體振蕩器是構(gòu)成數(shù)字式時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了攀枝花學(xué)院課程