【正文】 學(xué)會了利用 QuarterII 軟件進行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。 U11: DECODER PORT MAP( DIN = RRDOUTH(3 DOWNTO 0),DOUT = HOURH)。 U3: COUNTER10 PORT MAP( CLK=C2,RESET=RESET, DIN=DINM(3 DOWNTO 0),DOUT=DOUTML,C=C3)。039。 SIGNAL RDOUTSH,RDOUTMH:STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 DOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 RESET : IN STD_LOGIC。 分鐘低位輸出 MINUTEH: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 ENTITY CLOCK IS PORT ( CLK : IN STD_LOGIC。 END CASE。2 WHEN 0011 = DOUT=0000110。 USE 。 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 10 END IF。EVENT AND CLK=39。 SIGNAL COUNT2 : STD_LOGIC_VECTOR(1 DOWNTO 0)。 USE 。039。THEN COUNT = DIN 。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END BEHAVIORAL。 C=39。 ARCHITECTURE BEHAVIORAL OF COUNTER6 IS SIGNAL COUNT : STD_LOGIC_VECTOR(2 DOWNTO 0)。 USE 。 Q=Q+1。 分頻電路 石英晶體 振蕩電路 秒信號 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 6 ELSIF Q=4 THEN F=39。 END DIV。然后再利用分頻電路 ， 將其輸出信號轉(zhuǎn)變?yōu)槊胄盘?，其組成框圖如圖 3。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù) 和時間。目前這種高層次的設(shè)計方法已被廣泛采用。 設(shè)計的要求 本設(shè)計主要研究基于 FPGA 的數(shù)字鐘，要求時間以 24 小時為一個周期 ,顯示時、分、秒。 have proof functions function. The use of EDA design technology, hardwaredescription language VHDL description logic means for the system design documents, in QUAETUSII tools environment, a topdown design, by the various modules together build a FPGAbased digital clock. The main system make up of the clock module, control module, time module, data decoding module, display and broadcast module. After piling the design and simulation procedures, the programmable logic device to download verification, the system can plete the hours, minutes and seconds respectively, using keys to cleared , start and stop the digital clock. Keywords digital clock,hardware description language,VHDL,FPGA 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 III 目 錄 摘 要 ............................................................................................................................ I ABSTRACT ..................................................................................................................... II 1 題目的意義和設(shè)計的要求 ..................................................................................... 1 題目的意義 ............................................................................................................ 1 設(shè)計的要求 ............................................................................................................ 1 2 設(shè)計的基本原理 ..................................................................................................... 2 3 設(shè)計方案 .................................................................................................................. 4 設(shè)計思路 ............................................................................................................... 4 各模塊的模塊圖和功能 .......................................................................................... 4 分頻器模塊 ..................................................................................................... 4 六進制計數(shù)器模塊 .....