【正文】 EDA（電子設(shè)計自動化）是現(xiàn)代電子設(shè)計的趨勢， VHDL 語言則是 EDA 設(shè)計中最 為流利的一種高級語言，要掌握現(xiàn)代電子設(shè)計的核心技術(shù)，就應(yīng)該學(xué)會 VHDL 語言。該頻率計也具有擴展功能 ,配上相應(yīng)的轉(zhuǎn)換器可測量相位、電壓、電流、功率和電阻等電量 ,配合傳感器還可以測量長度、位移、重量、壓力、溫度、轉(zhuǎn)速、速度等非電量。 如果超過 100MHz 的頻率通過本系統(tǒng)進(jìn)行 測量則會使測量誤差增大，同時 FPGA 器件的內(nèi)部計數(shù)器也不能滿足要求。頻率計的輸出信 GATEO_L^}GATE7_ L 和DIGIT OUT L 均為數(shù)碼管顯示的控制信號，用于控制數(shù)碼管進(jìn)行實時顯示。 D 觸發(fā)器的輸出高電平正好是 1 s，因此可以作為測頻控制信號發(fā)生器 TESTCTL的 TSTEN 端，用來控制計數(shù)。 圖 38二 十進(jìn)制轉(zhuǎn)換模塊仿真圖 ALTERA 公司推出 Max+Plus II 的數(shù)字系統(tǒng)設(shè)計軟件，是一套完整 的 EDA 軟件，能夠?qū)λO(shè)計的數(shù)字電子系統(tǒng)進(jìn)行時序仿真和功能仿真。 數(shù)碼顯示電路 譯碼電路的主要功能是把二十進(jìn)制轉(zhuǎn)換得到的 BCD 碼送給數(shù)碼管顯示，為節(jié)省管腳數(shù)，數(shù)碼管采用動態(tài)掃描的方式顯示，則譯碼輸出由數(shù)據(jù)總線和數(shù)碼管的 位選總線構(gòu)成，由于采用的數(shù)碼管為共陰極數(shù)碼管，則低電平表示該數(shù)碼管被選 中，同時相應(yīng)位的數(shù)據(jù)被送到該數(shù)碼管上顯示， 其仿真圖如圖 37所示 。 END REG32B。 32位鎖存模塊 REG32B： 鎖存器的作用就是當(dāng)時鐘上升沿到來時將計數(shù)值鎖存到觸發(fā)器中。 PROCESS(CQI) BEGIN IF CQI = 1001 THEN CARRY_OUT = 39。 THEN IF ENA = 39。 計數(shù)進(jìn)位 END CNT10。 圖 34 計數(shù)模塊的模塊圖 圖 35 計數(shù)器仿真圖 十進(jìn)制計數(shù)模塊 CNT10 源程序為： LIBRARY IEEE。 TSTEN = Div2CLK。039。EVENT AND CLK = 39。 USE 。當(dāng)被測信號及標(biāo)準(zhǔn)時鐘都處在低電平時， U U2 輸出為高電平， U U4 的輸出為高電平， U U6輸出 為低電平，則 U8 輸出為低電平。 U16 : REG32B PORT MAP(LOAD1,OUTY7,DOUT(27 DOWNTO 24))。 U8: CNT10 PORT MAP(COUT6,CLR_CNT1,TSTEN1,OUTY7,COUT7)。 SIGNAL COUT1,COUT2,COUT3,COUT4,COUT5,COUT6,COUT7 : STD_LOGIC。 COMPONENT REG32B PORT ( Load : IN STD_LOGIC。 Load : OUT STD_LOGIC )。 ENTITY FREQTEST IS PORT ( CLK : IN STD_LOGIC。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會由于周期性的清零信號而不斷閃爍。 數(shù)字頻率計的原理框圖如圖 23 所示，它們主要由 5個模塊組成的，它們分別是 1HZ 分頻器電路、測頻控制信號發(fā)生器電路、含有時鐘使能及進(jìn)位擴展輸出的 8 位十進(jìn)制計數(shù)模塊電路、鎖存器、數(shù)碼顯示電路。 總之，頻率（時間）測量技術(shù)發(fā)展非?？?。而 頻率 測量所能達(dá)到的精度，主要取決于作為標(biāo)準(zhǔn)頻率源的精度以及所使用的測量設(shè) 備和測量方法。 多周期同步測頻法 多周期同步測頻是在直接測頻基礎(chǔ)上發(fā)展起來的，在目前的測頻系統(tǒng)中得 到了 越來越廣泛的應(yīng)用。 為標(biāo)準(zhǔn)頻率的準(zhǔn)確度，在數(shù)值上石英晶體振蕩器所提供的。 2． 2 頻率計 設(shè)計原理 頻率是電子技術(shù)領(lǐng)域永恒的話題，電子技術(shù)領(lǐng)域離不開頻率，一旦離開頻率 電子技術(shù)的發(fā)展是不可想象的，就像現(xiàn)在的人離不開電一樣。仿真結(jié)果達(dá)到要求后，就可以進(jìn)行燒錄，把設(shè)計程序下載到目的芯片中 。它具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗 設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。同時 FPGA/CPLD 的容量和 I/O 數(shù)目都是有限的，因此， 一個較大的電路必須經(jīng)過邏輯劃分才能用多個 FPGA/CPLD 芯片實現(xiàn) 。 將適配器產(chǎn)生的配置 /下載文件通過 FPGA/CPLD 編程器或下載電纜載入目標(biāo)芯片 FPGA或 CPLD 中，然后進(jìn)入 最后一個步驟 :硬件仿真或測試，以便在更真實的環(huán)境中檢驗設(shè)計的運行情況。即將設(shè)計源程序直接送到 VHDL 仿真器中仿真。基于 EEPROM存儲器技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100次以上，系統(tǒng)掉電后編程信息也不會丟失。 FPGA 和 CPLD 都是高密度現(xiàn)場可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€單片集成電路中，其集成度已發(fā)展到現(xiàn)在的幾百萬門。即使是普通的電子產(chǎn)品的開發(fā)， EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價格比大幅提高。也就是所謂的 EDA 技術(shù)中級階段。 電子設(shè)計自動化 (EDA)是一種實現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動化設(shè)計的技術(shù)，它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，吸收了計算機科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計算機作為工作平臺 ， 根據(jù)硬件描述語言 HDL 完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局線、仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程 下載等工作。同時在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過修改 VHDL 源程序，增加一些新功能，滿足不同用戶的需要，實現(xiàn)數(shù)字系統(tǒng)硬件的軟件化 ，下面進(jìn)行一下詳細(xì)介紹 。 VHDL language。 穩(wěn)定的時鐘在高性能電子系統(tǒng)中有著舉足輕重的作用，直接決定系統(tǒng)性能的優(yōu)劣。s project work with the VHDL language； Finally briefed in the EDA technology front trend of development and system development several experiences. Keywords: Electronic design automation (EDA)。 基于 EDA 的八位數(shù)字頻率計的設(shè)計 III 目 錄 引 言 .................................................................... 1 第 1章、 EDA 的發(fā)展歷程及其應(yīng)用 ............................................ 2 (EDA)發(fā)展概述 ...................................... 2 什么是電子設(shè)計自動化 (EDA)................................... 2 EDA 的發(fā)展階段及特點 ........................................ 2 、 EDA 的應(yīng)用 ................................................. 3 EDA的 FPGA/CPLD 的開發(fā) ....................................... 4 FPGA/CPLD 的介紹 ............................................ 4 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程 ............................ 4 用 FPGA/CPLD 開發(fā)的優(yōu)缺點 .................................... 5 VHDL 語言 ........................................................ 5 MAX+PLUS II 介紹 ................................................. 6 第 2章、數(shù)字頻率計的設(shè)計 .................................................. 8 ................................................... 8 ................................................... 8 直接測頻法 ................................................. 8 多周期同步測頻法 ........................................... 9 .................................................. 10 ................................................ 11 第 3章、基于 EDA 的數(shù)字頻率計軟件設(shè)計 ..................................... 12 ................................................ 12 .............................................. 13 測頻控制信號模塊 TESTCTL： ................................. 14 十進(jìn)制計數(shù)模塊 CNT10 ： .................................... 15 32 位鎖存模塊 REG32B： ..................................... 16 數(shù)碼顯示電路 ............................................... 17 ............................................ 18 第四章、基于 EDA 的數(shù)字頻率計硬件設(shè)計 ..................................... 20 ........................................................ 20 .................................................... 21 第五章 結(jié)論 .............................................................. 22 第六章 展望 .............................................................. 23 參 考 文 獻(xiàn) .............................................................. 24 謝 辭 ................................................................... 25 基于 EDA 的八位數(shù)字頻率計的設(shè)計 1 引 言 在 電子設(shè)計領(lǐng)域 中 ， EDA 技術(shù)是以大規(guī)模可編程邏輯器件為設(shè)計載體 ,以硬件語言為系統(tǒng)邏輯描述的主要方式 ,以計算機、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為 設(shè)計工具 ,通過有關(guān)的開發(fā)軟件 ,自動完成用軟件設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的設(shè)計 ,最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù) ?？v觀可編程邏輯器件的發(fā)展史，它在結(jié)構(gòu)原理、集成規(guī)模、下載方式、邏輯設(shè)計手段等方面的每一次進(jìn)步都為現(xiàn)代電子設(shè)計技術(shù)的革命與發(fā)展提供了不可或缺的強大動力。它利用計算機的圖形編輯、分析和存儲等能力，協(xié)助工程師設(shè)計電子系統(tǒng)的電路圖、印制電路板和集成電路板圖 ， 采用二 維圖形編輯與分析，主要解決電子線路設(shè)計后期的大量重復(fù)性工作，可以減少設(shè)計人員的繁瑣重復(fù)勞動，但自動化程度低，需要人工干預(yù)整個設(shè)計過程。此階段 EDA 技術(shù)的主要特征是支持高級語言對系統(tǒng)進(jìn)行描述，高層次綜合 (High Level Synthesis )理論得到了巨大的發(fā)展，可進(jìn)行系統(tǒng)級的仿真和綜合。各行業(yè)對自己專用集成電路 (ASIC)的設(shè)計要求日趨迫切，現(xiàn)場可編程器件的廣泛應(yīng)用，為 各行業(yè)的電子系統(tǒng)設(shè)計工程師自行開發(fā)本行業(yè)專用的ASIC 提供了技術(shù)和物質(zhì)條件。其內(nèi)部資源是分段互聯(lián)的，因而延時不可預(yù)測，只有編程完畢后 才 能實際測量。 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程 FPGA/CPLD 的開發(fā)流程 :設(shè)計開始首先利用 EDA 工具的文本或圖形編輯器將設(shè)計者的設(shè)計意圖用文本方式 (如 VHDL， VerilogHDL 程序 )或圖形方式 (原理圖、狀態(tài)圖等 )表達(dá)出來。在綜合后， HDL 綜合器一般可生成 EDIF， XNF 或 VHDL 等格式的網(wǎng)表文件，它們從門級描述了最基本的門電路結(jié)構(gòu)。 FPGA/CPLD 設(shè)計方法也有其局限性 ，如 FPGA/CPLD 設(shè)計軟件一般需要對電路進(jìn)行邏輯綜合優(yōu)化 ， 以得到易于實現(xiàn)