【正文】 微電子技術的進步主要表現(xiàn)在大規(guī)模集成電路加工技術即半導體工藝技術的發(fā)展上，使得表征半導體工藝水平的線寬已經(jīng)達到 了 60nm，并還在不斷地縮小，而在硅片單位面積上，集成了更多的晶體管。同時系統(tǒng)還實現(xiàn)了連續(xù)不間斷測頻，被測時鐘的頻率變化會實時在測頻結(jié)果中顯示出來。 基于 EDA 的八位數(shù)字頻率計的設計 19 圖 39 系統(tǒng)的仿真波形工作時序圖 圖 中 CLK 是由圖 23 中脈沖發(fā)生器產(chǎn)生的頻率為 1 Hz 的標準時 鐘信號， FSIN 是輸入信號，可以選擇 16HZ、 64HZ、 256HZ 等。 THEN 時鐘到來時，鎖存輸入數(shù)據(jù) DOUT = DIN。 END IF。 THEN CQI = 0000。當異步清零端 (clr)為高電平時，不管計數(shù)使能端是否有效，時鐘上升沿是 否到來，計數(shù)器都立即清零，即 q=0。 END PROCESS。 74SXX 系列與非門的延時最小為 4ns,最大為 15ns，因此最大誤差為 11ns。 U12 : REG32B PORT MAP(LOAD1,OUTY3,DOUT(11 DOWNTO 8))。 SIGNAL TSTEN1 : STD_LOGIC。 END FREQTEST。 TESTCTL 的計數(shù)使能信號 TSTEN能產(chǎn)生一個 1 s 寬的周期信號， Load 端產(chǎn)生一個上升沿， 將計數(shù)器在前 1 s 的計數(shù)值鎖存進32 位鎖存器 REG32B 中，如圖 32 中 CLK 是由圖 23 中脈沖發(fā)生器產(chǎn)生的頻率為 1 Hz 的標準時鐘信 號的時序圖 。時間 — 電壓變化法是利用電容的 充放電時間進行測量，由于經(jīng)過 A/D 轉(zhuǎn)換，速度較慢，且抗干擾能力較弱。 二、被測信號頻率較低時（ T 法） 通常被測信號被選作閘門信號，而將頻率較高的標頻信號作 為填充脈沖， 進行計數(shù)，設計數(shù)值為 N，標準頻率信號的頻率為 f0，周期為 T0，則有： 使用這種方法測頻的誤差主要是對標頻信號計數(shù)產(chǎn)生的177。 MAX+PLUS II 編譯器可以在 PC 機及各種工作站平臺上運行，這使MAX+PLUS II 成為工業(yè)界中唯一與平臺和結(jié)構(gòu)無關的可編程邏輯設計環(huán)境。 （ 5） VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結(jié)構(gòu)，也不 必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。 總之， 多方面的缺點 來自于 FPGA 本身的結(jié)構(gòu)局限性，短期內(nèi)很難得到很好的解決。綜合器對源文件的綜合是針對某一 FPGA/CPLD 供應商的產(chǎn)品系列的，因此，綜合后的結(jié)果具有硬件可實現(xiàn)性。FPGA 通常由布線資源分隔的可編程邏輯單元 (或宏單元 )構(gòu)成陣列，又由可編程單元圍繞陣列構(gòu)成整個芯片。 EDA 技術高級階段采用一種新的設計概念 :自頂而下的設計程式和并行工程的設計方法，設計者的精力主要集中在所要電子產(chǎn)品的準確定義上， EDA 系統(tǒng)去完成電子產(chǎn)品的系統(tǒng)級至物理級的設計。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法、設計過程、乃至設計觀念。 關鍵 詞 ： 電子設計自動化 (EDA)； GW48 EDA 系統(tǒng) ； FPGA/CPLD； VHDL 語言 ； 數(shù)字頻率計 ；頻率測量； 數(shù)碼管掃描顯示 ； 波形仿真 基于 EDA 的八位數(shù)字頻率計的設計 II Abstract Frequency is a basic parameter of electronics field， ’s a very important clock is very important in high performance electronics system， determining the syetem performance directly. Follows the integrated circuit (IC) technology development, the electronic design automation (EDA) is being the important design method gradually. The key character of EDA uses the design document which hardware description language (HDL) pletes, has received widespread acceptance in the electronic design domain. This article first summarized the EDA technology development survey, the FPGA/CPLD development flow, the good and bad points, the VHDL language history, development step and uses the EDA technology, has pleted the digital frequency meter system39。 Digital cymometer。設計者的工作僅限于利用軟件的方式來完成對系統(tǒng)硬件功能的描述，在 EDA 工具的幫助下和應用相應的 FPGA/CPLD 器件，就可以得到最后的設計結(jié)果。不言而喻， EDA 技術將迅速成為電子設計領域中的極其重要的組成部分。編程方法分為在編程器上編程和用下載電纜編程。這里所謂的硬件仿真，是針對 ASIC 設計而言的。除了含有許多具有 硬件特征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。它的器件系列從最初的 Max 系列到最新的 FLEXIOK系列，從 500 門到 10 萬門提供了滿足各種條件需要的一系列器件 MAX+pLUS II 結(jié)合各種系列器件的物理結(jié)構(gòu)， 提供了各種的優(yōu)化措施，以在提高工作速度和資源利用率之間給以平衡。為了得到性能更好 的電子系統(tǒng)，科研人員在不斷地研究著頻率， CPU 就是用頻率的高低來評價其性能好壞，可見頻率在電子系統(tǒng)中是多么重要。它在測頻時，閘門時間不是固定的，而是被測信號的 整數(shù)倍，即與被測信號保持同步，因此消除了對被測信號計數(shù)所產(chǎn)生的177。在頻標方面，一方面是追求新的更 高穩(wěn)定度基于 EDA 的八位數(shù)字頻率計的設計 11 和準確度的新型頻標 。 CNT10 為十進制計數(shù)器模塊。 END COMPONENT。 BEGIN U1 : TESTCTL PORT MAP(CLK,TSTEN1,CLR_CNT1,LOAD1)。 U17 : REG32B PORT MAP(LOAD1,OUTY8,DOUT(31 DOWNTO 28))。 ENTITY TESTCTL IS PORT (CLK : IN STD_LOGIC。 THEN 產(chǎn)生計數(shù)器清零信號 CLR_CNT = 39。 USE 。139。 鎖存器工作時序如下：當同步信號 (clk)上升沿到來時，計數(shù)使能信號（ cp） 立即變成高電平， 鎖存信號（ creg）及清零信號（ clr）變成低電平，同步信號 （ clk）的上升沿再次到來時，除清零信號（ clr）外，其余信號均取反，當同步 信號（ clk）的下降沿到來時，清零信號（ clr）變成高電平。如果沒有外接譯碼器，例如 74LS138，則使用 t 信號控制數(shù)碼管的陰極 ，如果外接了譯碼器，則使用 t9 控制譯碼器的輸入端，譯碼器的輸出 端控制數(shù)碼管的陰極。而 Load 信號正好是 TSTEN 端信號的翻轉(zhuǎn)。 而且 這種設計方式使設計者不能預測下一階段的問題，而且每一階段是否存在問題，往往在系統(tǒng)整機調(diào)試時才確定，也很難通過局部電路的調(diào)整使整個系統(tǒng)達到既定的功能和指標，不能保證設計一舉成功。 其設計簡單，不需要詳細知道硬件電路的結(jié)構(gòu)，就可以進行開發(fā)。另外 ,標準信號的頻率的提高 ,也進一步提高了測頻的精度 ,同時測頻時間大大縮短。SYS START用于通知系統(tǒng)開始進行測量，當系統(tǒng)接受到 SYS_ START 后，就開始對被測時鐘信號 CHECK CLK 上的信號進行頻率測量，并輸出測頻結(jié)果。 如圖 38 所示為 二 十進制轉(zhuǎn)換模塊仿真圖 。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 END PROCESS。 計數(shù)結(jié)果 CARRY_OUT : OUT STD_LOGIC )。 Load = NOT Div2CLK。 BEGIN PROCESS( CLK ) BEGIN IF CLK39。 U1~U8 為 74SXX 系列與非門，同步 檢測電路利用門電路的延時來構(gòu)成。 U7: CNT10 PORT MAP(COUT5,CLR_CNT1,TSTEN1,OUTY6,COUT6)。 END COMPONENT。 USE 。在方案考慮方面，因為內(nèi)部計數(shù)器的個數(shù)決定了頻率計的總量程，故在內(nèi)部設置了 八個計數(shù)器作為頻率計測量的單位，并用八個數(shù)碼管顯示出來。 由于社會發(fā)展和科技發(fā)展的需要，信息傳輸和處理的要求的提高，對頻率的測 量精度也提出了更高的要求，需要更高準確度的時頻基準和更精密的測量技術。 1 個數(shù)。編譯完成后，就可以進行仿真，檢查設計是否達到設計要求，否則的話，還需重新檢查設計輸入 。強大的行為描述能力是避開具體的 器件結(jié)構(gòu)，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。這就要求設計人員更加了解 FPGA/CPLD 設計軟件 的特點，才能得到優(yōu)化的設計。如果編譯后形成的文件是標準 VHDL 文件，在綜合前即可以對所描述的內(nèi)容進行仿真，稱為行為仿真。 基于 EDA 的八位數(shù)字頻率計的設計 4 基于 EDA 的 FPGA/CPLD 的開發(fā) FPGA/CPLD 的介紹 我國的電子設計技術發(fā)展到今天，將面臨一次更大意義的突破，即 FPGA/CPLD ( Field Programmable Gate Array，現(xiàn)場可編程門陣列 /ComplexProgrammable Logic Device，復雜可編程邏輯器件 )在 EDA 基礎上的廣泛應用。 80年代初期， EDA 技術開始技術設計過程的分析，推出了以仿真 (邏輯模擬、定時分析和故障仿真 )和自動布局與布線為核心的 EDA 產(chǎn)品，這一階段的 EDA 已把三維圖形技術、窗口技術、計算機操作系統(tǒng)、網(wǎng)絡數(shù)據(jù)交換、數(shù)據(jù)庫與進程管理等一系列計算機學科的最新成果引入電子設計 ，形成了 CAE— 計算機輔助工程。 本文以 Max + Plus Ⅱ軟件為設計平臺 ,采用 VHDL 語言 實現(xiàn)數(shù)字頻率計的整體設計 本文介紹了使用 VHDL 語言設計數(shù)字頻率計的方法，并下載到 CPLD 中組成實際電路，這樣可以簡化硬件的開發(fā)和制造過程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性?；?EDA 的八位數(shù)字頻率計的設計 I 摘 要 頻率是電子技術領域內(nèi)的一個基本參數(shù)，同時也是一個非常重要的參數(shù)。其設計的靈活性使得 EDA 技術得以快速發(fā)展和廣泛應用。這類專用軟件大多以微機為工作平臺，易于學用，設計中小規(guī)模電子系統(tǒng)可靠有效，現(xiàn)仍有很多這類專用軟件被廣泛應用于工程設計。與單片機系統(tǒng)開發(fā)相比，利用 EDA 技術對 FPGA/CPLD 的開發(fā)，通常是一種借助于軟件方式的純硬件開發(fā)，可以通過這種途徑進行專用 ASIC 開發(fā)，而最終的ASIC 芯片，可以是 FPGA/CPLD，也可以是專制的門陣列掩模芯片， FPGA/ CPLD 起到了硬件仿真 ASIC 芯片的作用 。完成設計描述后即可通過編譯器進行排錯編譯，變成特定的文本格式，為下一步的綜合作準備。從而使傳統(tǒng)設計方法中經(jīng)常采用的一些電路形式 (特別是一些異步時序電路 )在FPGA/CPLD 設計方法中并不適用。 基于 EDA 的八位數(shù)字頻率計的設計 6 （ 1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定 了他成為系統(tǒng)設計領域最佳的硬件描述語言。輸入完成后，進行編譯，若編譯過程中發(fā)現(xiàn)錯誤，則檢查設計輸入，修改錯誤，直至沒有錯誤發(fā)生 。當主門開啟 時間 T接近甚至等于被測信號周期 Tx 的整數(shù)倍時，量化誤差最大，最大量化誤差為Δ N = 177。 1個字的量化 誤差還沒有消除。首先為了把模擬信號轉(zhuǎn)換成數(shù)字信號，在我們的課程學習過程中，采用施密特觸發(fā)器作 A/D 轉(zhuǎn)換是最簡單的方法，然后采用程序編制的形式在 CPLD 芯片內(nèi)部設置了計數(shù)器，鎖存器等部件作為該電路的基礎。 頂層電路模塊 FREQTEST： LIBRARY IEEE。 CARRY_OUT : OUT STD_LOGIC )。 U6: CNT10 PORT MAP(COUT4,CLR_CNT1,TSTEN1,OUTY5,COUT5)。 脈沖同步檢測電路設計原理圖如圖 33 所示。 ARCHITECTURE behav OF TESTCTL IS SIGNAL Div2CLK : STD_LOGIC。 END PROCESS。 計數(shù)使能信號 CQ : OUT STD_LOGIC_VECTOR(3 DOW