【正文】 階段 EDA 技術的主要特征是支持高級語言對系統(tǒng)進行描述，高層次綜合 (High Level Synthesis )理論得到了巨大的發(fā)展，可進行系統(tǒng)級的仿真和綜合。圖 11 給出了上述EDA 發(fā)展 階段的示意圖 。 圖 11 EDA 發(fā)展階段示意圖 、 EDA 的應用 隨著大規(guī)模集成電路技術和計算機技術的不斷發(fā)展，在涉及通信、國防、航天、醫(yī)學、工業(yè)自動化、計算機應用、儀器儀表等領域的電子系統(tǒng)設計工作中， EDA 技術的含量正以驚人的速度上升 ； 電子類的高新技術項目的開發(fā)也 逾益依賴于 EDA技術的應用。即使是普通的電子產品的開發(fā)， EDA 技術常常使一些原來的技術瓶頸得以輕松突破，從而使產品的開發(fā)周期大為縮短、性能價格比大幅提高。不言而喻， EDA 技術將迅速成為電子設計領域中的極其重要的組成部分。 電子設計專家認為，單片機時代已經結束，未來將是 EDA 的時代，這是極具深刻洞察力的明世之言。隨著微電子技術的飛速進步，電子學進入了一個嶄新的時代。其特征是電子技術的應用以空前規(guī)模和速度滲透到各行各業(yè)。各行業(yè)對自己專用集成電路 (ASIC)的設計要求日趨迫切，現場可編程器件的廣泛應用，為 各行業(yè)的電子系統(tǒng)設計工程師自行開發(fā)本行業(yè)專用的ASIC 提供了技術和物質條件。與單片機系統(tǒng)開發(fā)相比，利用 EDA 技術對 FPGA/CPLD 的開發(fā)，通常是一種借助于軟件方式的純硬件開發(fā)，可以通過這種途徑進行專用 ASIC 開發(fā)，而最終的ASIC 芯片，可以是 FPGA/CPLD，也可以是專制的門陣列掩模芯片， FPGA/ CPLD 起到了硬件仿真 ASIC 芯片的作用 。 基于 EDA 的八位數字頻率計的設計 4 基于 EDA 的 FPGA/CPLD 的開發(fā) FPGA/CPLD 的介紹 我國的電子設計技術發(fā)展到今天，將面臨一次更大意義的突破，即 FPGA/CPLD ( Field Programmable Gate Array，現場可編程門陣列 /ComplexProgrammable Logic Device，復雜可編程邏輯器件 )在 EDA 基礎上的廣泛應用。 FPGA 和 CPLD 都是高密度現場可編程邏輯芯片，都能夠將大量的邏輯功能集成于一個單片集成電路中，其集成度已發(fā)展到現在的幾百萬門。 CPLD 是由 PAL ( Programmable Array Logic，可編程陣列邏輯 )或 GAL ( Generic Array Logic，通用陣列邏輯 )發(fā)展而來的。它采用全局金屬互連導 線，因而具有較大的延時可預測性，易于控制時序邏輯 ； 但功耗比較大。 FPGA是由掩膜可編程門陣列 (MPGA)和可編程邏輯器件二者演變而來的，并將它們的特性結合在一起，因此 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。FPGA 通常由布線資源分隔的可編程邏輯單元 (或宏單元 )構成陣列，又由可編程單元圍繞陣列構成整個芯片。其內部資源是分段互聯(lián)的，因而延時不可預測，只有編程完畢后 才 能實際測量。 CPLD和 FPGA建立內部可編程邏輯連接關系的編程技術有三種 :基于反熔絲技術的器件只允許對器件編 程一次，編程后不能修改。其優(yōu)點是集成度、工作頻率和可靠性都很高，適用于電磁輻射干擾較強的惡劣環(huán)境。基于 EEPROM存儲器技術的可編程邏輯芯片能夠重復編程 100次以上，系統(tǒng)掉電后編程信息也不會丟失。編程方法分為在編程器上編程和用下載電纜編程?；?SRAM 技術的器件編程數據存儲于器件的 RAM 區(qū)中，使之具有用戶設計的功能。在系統(tǒng)不加電時，編程數據存儲在 EPROM、硬盤、或軟盤中。系統(tǒng)加電時將這些編程數據即時寫入可編程器件，從而實現板級或系統(tǒng)級的動態(tài)配置。 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程 FPGA/CPLD 的開發(fā)流程 :設計開始首先利用 EDA 工具的文本或圖形編輯器將設計者的設計意圖用文本方式 (如 VHDL， VerilogHDL 程序 )或圖形方式 (原理圖、狀態(tài)圖等 )表達出來。完成設計描述后即可通過編譯器進行排錯編譯，變成特定的文本格式，為下一步的綜合作準備。如果編譯后形成的文件是標準 VHDL 文件，在綜合前即可以對所描述的內容進行仿真，稱為行為仿真。即將設計源程序直接送到 VHDL 仿真器中仿真。因為此時的仿真只是根據 VHDL 的語義進行的，與具體電路沒有關系。在仿真中，可以充分發(fā)揮 VHDL 中的適用于仿真控 制的語句，對于大型電路系統(tǒng)的設計，這一仿真過程是十分必要的，但一般情況下，可以略去這一步驟。 設計的第三步是綜合，將軟件設計與硬件的可實現性掛鉤，這是將軟件轉化為硬件電路的關鍵步驟。綜合器對源文件的綜合是針對某一 FPGA/CPLD 供應商的產品系列的，因此，綜合后的結果具有硬件可實現性。在綜合后， HDL 綜合器一般可生成 EDIF， XNF 或 VHDL 等格式的網表文件，它們從門級描述了最基本的門電路結構。綜合通過后必須利用 FPGA/CPLD 布局 /布線適配器將綜合后的網表文件針對某一具體的目標器件進行邏輯映射操作，其 中包括底層器件基于 EDA 的八位數字頻率計的設計 5 配置、邏輯分割、邏輯優(yōu)化、布局布線。適配完成后， EDA 軟件將產生針對此項設計的多項結果 :1適配報告 ； 時序仿真用網表文件 ； 下載文件 ； 4 適配錯誤報告等。 將適配器產生的配置 /下載文件通過 FPGA/CPLD 編程器或下載電纜載入目標芯片 FPGA或 CPLD 中，然后進入 最后一個步驟 :硬件仿真或測試，以便在更真實的環(huán)境中檢驗設計的運行情況。這里所謂的硬件仿真，是針對 ASIC 設計而言的。在 ASIC 設計中，比較常用的方法是利用 FPGA 對系統(tǒng)的設計進行功能檢測，通過后再將其 VHDL 設計以 ASIC 形式實現 ； 而硬件測 試則是針對 FPGA 或 CPLD 直接用于電路系統(tǒng)的檢測而言的。 用 FPGA/CPLD 開發(fā)的優(yōu)缺點 基于 EDA 技術的 FPGA/CPLD 器件的開發(fā)應用可以從根本上解決 MCU 所遇到的問題。與MCU 相比， FPGA/CPLD 的優(yōu)勢是多方面的和根本性的 ，如 編程方式簡便、先進 ， 高速 ， 高可靠性 ， 開發(fā)工具和設計語言 的 標準化，開發(fā)周期短 ， 功能強大，應用廣闊 等 ，使 FPGA/CPLD 以其不可替代的地位及伴隨而來的極具知識經濟特征的 IP 芯核產業(yè)的崛起，正越來越受到業(yè)內人士的密切關注。 FPGA/CPLD 設計方法也有其局限性 ，如 FPGA/CPLD 設計軟件一般需要對電路進行邏輯綜合優(yōu)化 ， 以得到易于實現的結果， 這使 最終設計和原始設計之間在邏輯實現和時延方面具有一定的差異。從而使傳統(tǒng)設計方法中經常采用的一些電路形式 (特別是一些異步時序電路 )在FPGA/CPLD 設計方法中并不適用。這就要求設計人員更加了解 FPGA/CPLD 設計軟件 的特點，才能得到優(yōu)化的設計。同時 FPGA/CPLD 的容量和 I/O 數目都是有限的，因此， 一個較大的電路必須經過邏輯劃分才能用多個 FPGA/CPLD 芯片實現 。 早期的 FPGA 芯片不能實現存儲器、模擬電路等一些特殊形式的 電路。最新的一些 FPGA 產品集成了通用的 RAM 結構。但這種結構要么利用率不高，要么不完全符合設計者的需要。 總之， 多方面的缺點 來自于 FPGA 本身的結構局限性，短期內很難得到很好的解決。 VHDL 語言 VHDL 是超高速集成電路硬件描述語言的英文字頭縮寫簡稱，其英文全名是 VeryHigh Speed Integrated Circuit Hardware Description Language。 它 是由美國國防部開發(fā)的一種快速設計電路的工具，目前已經成為 IEEE 的一種工業(yè)標準硬件描述語言。相比傳統(tǒng)的電 路系統(tǒng)的設計方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力 ，支持自頂向下 和基于庫的設計的特點，因此設計者可以不必了解硬件結構。 VHDL 主要用于描述數字系統(tǒng)的結構，行為，功能和接口。除了含有許多具有 硬件特征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。 VHDL 的程序結構特點是將一項工程設計，或稱設計實體分成外部和內部。在對一個設計實體定義了外部界面后，一旦其內部開發(fā)完成后， 其他的設計就可以直接調用這個實體。這種將設計實體分成內外部分的概念是 VHDL 系統(tǒng)設計的基本點。應 用 VHDL 進行工程設計的優(yōu)點是多方面的。 基于 EDA 的八位數字頻率計的設計 6 （ 1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定 了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的 器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 （ 2） VHDL 豐富的仿真語句和庫函數，使得在任何大系統(tǒng)的設計早期就能查驗 設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。 （ 3） VHDL 語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分 解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速 的完成必須 有多人甚至多個代發(fā)組共同并行工作才能實現。 （ 4）對于用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu) 化，并自動的把 VHDL 描述設計轉變成門級網表。 （ 5） VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不 必管理最終設計實現的目標器件是什么，而進行獨立的設計。 VHDL 語言在硬件設計領域的作用將與 C 和 C++在軟件設計領域的作用一樣，在大規(guī)模數字系統(tǒng)的設計中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將 成為數字系統(tǒng)設計領域中所有技術人員必須掌握的一種語言。 VHD 和可編程邏輯器件的結合作為一種強有力的設計方式，將為設計者的產品上市帶來創(chuàng)紀錄的速度 。 MAX+PLUS II 介紹 本次設計選用的開發(fā)環(huán)境為美國 ALTERA 公司自行設計開發(fā)的 EDA 工具 MAX+pLUS II，其全稱為 Multiple Array Matrix and Programmable Logic UserSystems。它具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。它的器件系列從最初的 Max 系列到最新的 FLEXIOK系列，從 500 門到 10 萬門提供了滿足各種條件需要的一系列器件 MAX+pLUS II 結合各種系列器件的物理結構， 提供了各種的優(yōu)化措施，以在提高工作速度和資源利用率之間給以平衡。 MAX+pLUS II 提供了原理圖輸入、文本輸入和波形輸入等多種輸入手段，并可以任意組合使用。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中 (如 FPGA 芯片 )，做成 ASIC 芯片。用戶首先對所做項目進行設計，明確設計目的、設計要求 。然后利用原理圖輸入方式或 文本輸入方式進行設計輸入 。輸入完成后，進行編譯，若編譯過程中發(fā)現錯誤，則檢查設計輸入，修改錯誤，直至沒有錯誤發(fā)生 。編譯完成后，就可以進行仿真，檢查設計是否達到設計要求，否則的話，還需重新檢查設計輸入 。仿真結果達到要求后，就可以進行燒錄，把設計程序下載到目的芯片中 。最后把芯片放到實際系統(tǒng)中進行驗證、測試。圖 12給出了用 MAX+PLUS II 進行 FPGA開發(fā)的流程。 基于 EDA 的八位數字頻率計的設計 7 圖 12用 MAX+PLUS II 開發(fā) FPGA 的流程示意圖 MAX+PLUS II 借助 EDIF 網表文件， SRAM 目標文件 (.sof) , LPM, VerilogHDL 和 VHDL能與 Candence, Mentor Graphics, OrCAD, Synopsys, Synplicity 和 Viewlogi 等公司提供的其它多種 EDA 工具接口。 MAX+PLUS II 編譯器可以在 PC 機及各種工作站平臺上運行，這使MAX+PLUS II 成為工業(yè)界中唯一與平臺和結構無關的可編程邏輯設計環(huán)境。 基于 EDA 的八位數字頻率計的設計 8 第 2 章 、 數字頻率計的設計 設計背影 隨著數字電路應用越來越廣泛，傳統(tǒng)的通用數字集成電路芯片已經很難滿足 系統(tǒng)功能的要 求，而且隨著系統(tǒng)復雜程度的不斷增加，所需通用集成電路的數量呈爆炸性增長，使得電路板的體積迅速膨脹，系統(tǒng)可靠性難以保證。此外，現代電子產品的生命周期都很短，一個電路可能要在很短的時間內作改進以滿足新的 功能要求， 對于通用集成電路來說則意味著重新設計和重新布線。而可編程邏輯 器件克服 了上述缺點，它把通用集成電路通過編程集成到一塊尺寸很小的硅片上， 成倍縮小了電路的體積，同時由于走線短，減少了干擾，提高了系統(tǒng)的可靠性，又由于 VHDL 語言和 Verilog 語言易于掌握與使用，設計相當靈活，極大地縮短了 產品的開發(fā)周期 。 2． 2 頻率計 設計原理 頻率是電子技術領域永恒的話題，電子技術領域離不開頻率，一旦離開頻率 電子技術的發(fā)展是不可想象的，就像現在的人離不開電一樣。為了得到性能更好 的電子系統(tǒng)，科研人員在不斷地研究著頻率， CPU 就是用頻率