【正文】 n C E O20n C E21M S E L 022M S E L 123D C L K24IO25IO26IO27IO28V C C I O 129GND30IO31IO32IO33IO34IO35IO36IO37IO38IO39IO40IO41IO42GND43VCCIO444GND45VCCINT46IO47IO48IO49IO50IO51IO52IO53GND54VCCINT55IO56IO57IO58IO59IO60IO61IO62GND63VCCINT64GND65VCCIO466IO67IO68IO69IO70IO71IO72IO73IO74IO75IO76IO77IO78IO79GND80V C C I O 381IO82IO83IO84IO85C O N F _ D O N E86n S T A T U S87T C K88T M S89T D O90G N D G _P L L 291C L K 392C L K 293V C C A _P L L 294T D 195IO96IO97IO98IO99IO1 00GND1 01V C C I O 31 02IO1 03IO1 04IO1 05IO1 06IO1 07IO1 08IO109IO110IO111IO112IO113IO114VCCIO2115GND116VCCINT117GND118IO119IO120IO121IO122IO123IO124IO125VCCINT126GND127IO128IO129IO130IO131IO132IO133IO134VCCINT135GND136VCCIO2137GND138IO139IO140IO141IO142IO143IO144A L T E R Ac y c l o n eE P 1 C 3 T 1 4 4 C 8TMA1*abfcgdeD P Y1234567abcdefg8dpdpD S 8D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U87 4L S 2 481 . 5 v2 . 5 v3 . 3 vF I NC L K 1 H z 圖 41 系統(tǒng)電路圖 分析 通過 CLOCK0 選擇不同頻率進(jìn)行測量記錄數(shù)據(jù)結(jié)果如下： 選擇頻率（ HZ） 實(shí)測頻率值（ HZ） 相對誤差（ HZ） 測量誤差（ %） 16 17 1 256 260 4 4 096 4 109 13 32 768 32 991 223 3 000 000 3 008 598 8 598 50 000 000 50 041 780 41 780 由以上數(shù)據(jù)分可知，當(dāng)測量數(shù)據(jù)較小時(shí)，測量誤差比較大，而相對誤差比較??；當(dāng)測量數(shù)據(jù)較大時(shí)，測量誤差相對較小，而相對誤差 比較大。 本文選用 Altera 公司的可編程邏輯器件 EP1C3T144C8 作為硬件電路。另外 ,標(biāo)準(zhǔn)信號的頻率的提高 ,也進(jìn)一步提高了測頻的精度 ,同時(shí)測頻時(shí)間大大縮短。伴隨著 IC 技術(shù)的發(fā)展，電子設(shè)計(jì)自動化 (Electronic DesignAutomation， EDA)己經(jīng)逐漸成為重要設(shè)計(jì)手段，其廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。 EDA 技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的 電子線路系統(tǒng)功能。其語言通俗易懂，開發(fā)容易，從而可以大大縮短。 其設(shè)計(jì)簡單，不需要詳細(xì)知道硬件電路的結(jié)構(gòu)，就可以進(jìn)行開發(fā)。集成電路設(shè)計(jì)正在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展，專用集成電路 ASIC 的 設(shè)計(jì)成本不斷降低。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 23 第 六 章 展望 21 世紀(jì)人類將全面進(jìn)入信息化社會，對微電子信息技術(shù)和微電子 VLSI 基礎(chǔ)技術(shù)將不斷提出更高的發(fā)展要求，微電子技術(shù)仍將繼續(xù)是 21世紀(jì)若干年代中最為重要的和最有活力的高科技領(lǐng)域之一。 經(jīng) 過 實(shí)際電路測試，該系統(tǒng)系統(tǒng)性能可靠，而且具有低功耗的特點(diǎn)。 而且 這種設(shè)計(jì)方式使設(shè)計(jì)者不能預(yù)測下一階段的問題，而且每一階段是否存在問題，往往在系統(tǒng)整機(jī)調(diào)試時(shí)才確定，也很難通過局部電路的調(diào)整使整個系統(tǒng)達(dá)到既定的功能和指標(biāo)，不能保證設(shè)計(jì)一舉成功。 本系統(tǒng)使用的專用配置芯片 EP1C3T144C8 作為硬件電路 ， 能夠用 MAX+PLUS II 自帶的編程器進(jìn)行下載。 74LS248 為七段譯碼顯示驅(qū)動電路，可以將頻率計(jì)數(shù)的結(jié)果譯成能在數(shù)碼管上顯示相對應(yīng)的十進(jìn)制數(shù)字，便于讀取測量的結(jié)果。CHECK CLK 為待測的外部時(shí)鐘信號 。而 Load 信號正好是 TSTEN 端信號的翻轉(zhuǎn)。當(dāng)測頻控制信號發(fā)生器 TESTCTL 的 TSTEN 端為高電平時(shí)允許計(jì)數(shù)、低電平時(shí)停止計(jì)數(shù)，在停止計(jì)數(shù)期間，測頻控制信號發(fā)生器 TESTCTL 的 Load 端產(chǎn)生一個上升沿，將計(jì)數(shù)器在前 1 s 的計(jì)數(shù)值鎖存進(jìn) 32 位鎖存器 REG32B 中，并由 8 個 7 段譯碼器將計(jì)數(shù)結(jié)果譯出穩(wěn)定顯示。采用 ALTERA 公司推出的 Max+Plus II 軟件，對所編寫數(shù)字頻率計(jì) VHDL 源程序進(jìn)行編譯、邏輯綜合，自動地把 VHDL 描述轉(zhuǎn)變?yōu)殚T級電路；然后進(jìn)行波形仿真，得到的波形圖如圖 39 所示，從仿真波形上看測量的結(jié)果是準(zhǔn)確的。如果除法運(yùn)算未完成，則處于等待狀態(tài)，完成了則開始轉(zhuǎn)換，首先把二進(jìn)制基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 18 數(shù)送入暫存器 a, a00~a09 清零，當(dāng)時(shí)鐘上升沿到來時(shí)，如果 a 大于 999999999 時(shí)，則 a 自減1000000000，同時(shí) a00 自加 1，如果 a 大于 99999999 時(shí)，則 a 自減 100000000，同時(shí) a01 自加 1，如此下去，直到 a9,則停止計(jì)算，同時(shí)把 a的值賦給 a09。如果沒有外接譯碼器，例如 74LS138，則使用 t 信號控制數(shù)碼管的陰極 ，如果外接了譯碼器，則使用 t9 控制譯碼器的輸入端，譯碼器的輸出 端控制數(shù)碼管的陰極。 END IF。 ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(Load, DIN) BEGIN IF Load39。 ENTITY REG32B IS PORT ( Load : IN STD_LOGIC。 鎖存器工作時(shí)序如下：當(dāng)同步信號 (clk)上升沿到來時(shí)，計(jì)數(shù)使能信號（ cp） 立即變成高電平， 鎖存信號（ creg）及清零信號（ clr）變成低電平，同步信號 （ clk）的上升沿再次到來時(shí)，除清零信號（ clr）外，其余信號均取反，當(dāng)同步 信號（ clk）的下降沿到來時(shí)，清零信號（ clr）變成高電平。 END PROCESS。139。 END IF。139。 清零 ELSIF CLK39。 ARCHITECTURE behav OF CNT10 IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0)。 清零信號 ENA : IN STD_LOGIC。 USE 。只有異步清零端 （ clr）為低電平，并且計(jì)數(shù)使能端為高電平，有上升沿到來時(shí)，計(jì)數(shù)器才開始計(jì)數(shù)，當(dāng)計(jì)數(shù)器計(jì)滿時(shí)，進(jìn)位輸出為高電平。 END behav。 END IF。 THEN 產(chǎn)生計(jì)數(shù)器清零信號 CLR_CNT = 39。 PROCESS (CLK, Div2CLK) BEGIN IF CLK = 39。139。 輸出鎖存信號 END TESTCTL。 ENTITY TESTCTL IS PORT (CLK : IN STD_LOGIC。根據(jù)公式（ ）得 : 當(dāng) T0為 1S 時(shí)，其精度可達(dá)到 108，再減小相位重合誤差，則可提高頻率計(jì)的精確度 。當(dāng)被測信號（ Fx）及標(biāo)準(zhǔn)時(shí)鐘的上升沿同時(shí)到來時(shí)，由于門電路具有延時(shí)特 性，因此 U1 、 U2 并不馬上變?yōu)榈碗娖?，而是要?jīng)過一個延時(shí)才變?yōu)榈碗娖健? 根據(jù) 8 位數(shù)字頻率計(jì)的頂層模塊描述各模塊 VHDL 源程序?yàn)椋? 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 14 測頻控制信號模塊 TESTCTL： 脈沖同步檢測電路是本設(shè)計(jì)中提高測量精度的關(guān)鍵電路，如果把它集成在 FPGA 器件中，很難達(dá)到測頻精度的要求，因此本模塊電路的設(shè)計(jì)采用 74SXX 的高 速器件來進(jìn)行設(shè)計(jì)，可以使相檢誤差控制在幾個 ns。 U17 : REG32B PORT MAP(LOAD1,OUTY8,DOUT(31 DOWNTO 28))。 U13 : REG32B PORT MAP(LOAD1,OUTY4,DOUT(15 DOWNTO 12))。 U9: CNT10 PORT MAP(COUT7,CLR_CNT1,TSTEN1,OUTY8,COUTT)。 U5: CNT10 PORT MAP(COUT3,CLR_CNT1,TSTEN1,OUTY4,COUT4)。 BEGIN U1 : TESTCTL PORT MAP(CLK,TSTEN1,CLR_CNT1,LOAD1)。 SIGNAL CLR_CNT1 : STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 ARCHITECTURE struc OF FREQTEST IS 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 13 COMPONENT TESTCTL PORT ( CLK : IN STD_LOGIC。 FSIN : IN STD_LOGIC。 為了實(shí)現(xiàn)系統(tǒng)功能，測頻控制信 號發(fā)生器 TESTCTL、計(jì)數(shù)器 CNT鎖存器 REG32B 存在一個工作時(shí)序的問題，設(shè)計(jì)時(shí)需要綜合考慮。 CNT10 為十進(jìn)制計(jì)數(shù)器模塊。 TESTCTL 并能對頻率計(jì)的每一計(jì)數(shù)器 CNT10 的 ENA使能端進(jìn)行同步控制：當(dāng) TSTEN 高電平時(shí)允許計(jì)數(shù)、低電平時(shí)停止計(jì)數(shù)。 1HZ 脈沖 輸入信號 圖 23 數(shù)字頻率計(jì)的基本原理框圖 當(dāng)系統(tǒng)正常工作時(shí)，由脈沖發(fā)生器 CLOCK2 提供 1Hz的標(biāo)準(zhǔn)時(shí)鐘信號，進(jìn)入分頻器電路，而外界信號由 CLOCK0 輸入，經(jīng)過測頻控制信號發(fā)生器進(jìn)行信號 的變換，產(chǎn)生計(jì)數(shù)信號，送入計(jì)數(shù)模塊，計(jì)數(shù)模塊對輸入的信號進(jìn)行計(jì)數(shù)，將計(jì)數(shù)結(jié)果送入鎖存器中，以保證系統(tǒng)可以穩(wěn)定顯示數(shù)；顯示譯碼驅(qū)動電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示的十進(jìn)制結(jié)果。 的 設(shè)計(jì)實(shí)現(xiàn) 本設(shè)計(jì)采用了直接測量法，在一定閘門時(shí)間內(nèi)測量被測信號的脈沖個數(shù)。在頻標(biāo)方面，一方面是追求新的更 高穩(wěn)定